JPH0378337A - 符号誤り計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタル信号中の符号誤り数を計数する符
号誤り計数回路に関する。

［従来の技術］ 第３図は、従来の符号誤り計数回路を示す構成図である
。

Ｓ／Ｐ変換回路３０は、直列の入力信号を並列信号に変
換し、レジスタ３１に出力する。

同時に比較パタン発生回路３２からの比較パタンはレジ
スタ３３にに入力され、これらレジスタ３１．３３のデ
ータは同時に出力されて、排他的論理和回路３４により
一致しない符号誤りが検出され、クロック発生回路３５
に入力される。クロック発生回路３５はその誤り検出数
と同数のＲＺ　（Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ）信号
を発生し、誤り数カウンタ３６にて符号誤り数が計数さ
れるようになっている。高周波数のディジタル信号の符
号誤りを計数する場合、ディジタル信号をそのまま比較
することが困難となり、上記のようにディジタル信号を
並列信号に変換して符号比較をしていた。

［発明が解決しようとする課題］ しかしながら、従来の回路によると、符号誤り数が増え
ると機能しなくなる欠点を有していた。

つまり、符号誤り数が全体の伝送総ビット数に近付けば
近付（はど、ＲＺ倍信号発生数が増えることとなり、全
ビット誤りの状態ではＲＺ信号速度が直列入力信号の速
度と同じになることとなり、並列処理する利点が失われ
てしまう。

これにより、従来の回路は、符号誤り率が一定思下の場
合のみしか機能しなかった。

本発明は、上記問題点を解決するために成されたもので
あり、符号誤り率に関係なくこれを計数することができ
るとともに、高周波数の伝送速度の符号誤り数を計数す
ることができる符号誤り計数回路を提供することを目的
としている。

［課題を解決するための手段］ 上記目的を達成するため本発明の符号誤り計数回路は、
ディジタル信号が入力され、シリアル／パラレル変換を
行なうＳ／Ｐ変換回路ｌと、ディジタル信号に対応する
比較パタンを発生する比較パタン発生回路３と、 前記Ｓ／Ｐ変換回路ｌおよび比較パタン発生回路３から
出力されるデータの排他的論理和をとることによりディ
ジタル信号の符号誤りを各ビットごとに検出する排他的
論理和回路５と、該排他的論理和回路５の出力が各アド
レス端子に接続され、かつ符号誤り数の和と同数である
各アドレス値を決定するハイレベルの数を記憶した記憶
回路６と、 を備えたものである。

［作用］ 上記回路によれば、排他的論理和回路５から各ビットご
との符号誤り状態が検知され記憶回路６のアドレスが選
択されることにより、予め記憶回路６に記憶されている
各ビット毎の符号誤り数の和として直ちにこの記憶回路
６から出力される。このとき、何の演算を行なう必要も
なく、記憶回路６の応答速度でこの符号誤り数を得るこ
とができるため、回路の高速化を図ることができる。

［実施例］ 第１図は、本発明による符号誤り計数回路の実施例を示
す回路構成図である。

Ｓ／Ｐ変換回路１は、直列の入力信号を並列信号に変換
し、レジスタ２に出力する。

一方、比較パタン発生回路３の比較パタンはレジスタ４
に入力される。これらレジスタ２．４はり、〜Ｄ１のビ
ット数を有する。

これらレジスタ２．４のデータは排他的論理和回路５に
より排他的論理和が取られ、一致しない符号誤りが検出
される。

排他的論理和回路５の出力は、ＲＡＭ。

ＲＯＭ等の記憶回路６のアドレス入力端子Ａ０〜Ａ１に
入力される。ここで記憶回路６のアドレス線へ〇〜Ａ１
の信号線の数は、レジスタのビット数Ｄ　ｅ　””　Ｄ
−の総数に一致させる。

記憶回路６のデータ出力端子りは、図示しない処理回路
に入力されある一定数以上の符号誤り数のとき送信側に
対して再送等の処理を促すとともに、誤り数構出回路７
に接続される。誤り教諭算回路７は、記憶回路６から出
力されるデータを加算し、一定時間中の誤り数を計数す
る。これにより、符号誤り率を求めることができる。

そして、第２図は記憶回路６の記憶内容を示す表である
。ここで記憶回路６は入力が４ビツト（ＡＯ〜Ａ３）に
て動作するものであるとする。

図に示すように入力である各アドレスにおける符号誤り
の検出ビット”１”が立っている場合にこれの総和数が
データとして出力されるものである。

これら回路は、タイミング発生回路８によりタイミング
を取って以下のごとき、動作が成される。

タイミング発生回路８には、同期信号および動作クロッ
クが入力され、送信側と同期をとっている。

そして、直列信号が入力されると５タイミング発生回路
８によりＳ／Ｐ変換回路ｌでシリ／パラ変換され、レジ
スタ２に送出される。

このとき、比較パタン発生回路３の比較パタンはレジス
タ４に送出されている。

続いて、タイミング発生回路８はレジスタ２゜４に対し
イネーブル信号を送出し、これらは、排他的論理和回路
５にて各ビットごとに排他的論理和が取られる。

したがって、この排他的論理和回路５にて符号誤りが生
じたビットはビット″１′″が立った状態で記憶回路６
に出力される。

記憶回路６は、ＲＤ端子が常にイネーブルとされている
。これにより、第２図の表に示すごとく、予め記憶され
ている各ビットの総和がデータ端子から出力されること
になる。

これにより、回路の一動作における符号誤り数の和が直
ちに出力されることになる。なお、記憶回路６の応答速
度は入力信号の伝送速度に対して十分に余裕がある。

そして、回路は連続的に符号誤り数を出力するため、こ
れらの総和は、１回ごとにタイミング発生回路８から出
力される読み込みタイミングで読み込まれ、誤り教諭算
回路７にて加算されることになる。

なお、上述した回路では記憶回路６を４ビツトのアドレ
ス線で構成したが、これ以上の数で構成しても良く、こ
れにより入力信号の高周波化に対応することができる。

本実施例では、アドレスのハイレベルの数を記憶回路６
に記憶したが、記憶内容はこれに限定されないことは言
うまでもない。

上記回路によれば、この回路の処理速度は、符号誤り率
に依存することなく、並列処理ビット数と記憶回路の応
答速度により決定されるものである。

［発明の効果］ 本発明によれば、データを比較する排他的論理和回路の
各出力を記憶回路に接続し、符号誤り数と同数である各
アドレス値を決定するアドレス端子（Ａ　ｏ、　Ａ　Ｉ
　、　・−・　Ａｌｌ−１，Ａ１１）のハイレベルの数
を、記憶回路の各アドレスの記憶内容とし、排他的論理
和回路からの出力で決定される記憶回路の出力値を符号
誤り数として読むことができる。したがって、符号誤り
数が増加しても、入力信号が高い周波数であっても、ま
た並列ビット処理数が増えても常に一定の極短時間でこ
の符号誤り数を検出することができる。

【図面の簡単な説明】

第１図は、本発明の符号誤、り計数回路を示す回路構成
図、第２図は、記憶回路の記憶状態を示す表、第３図は
、従来の符号誤り計数回路を示す回路構成図である。 １−・・Ｓ／Ｐ変換回路、２．４−・・レジスタ、３−
・比較パタン発生回路、５・・・排他的論理和回路、６
・・・記憶回路、７・・・誤り教諭算回路、８・・・タ
イミング発生回路。

Claims (1)

1. 【特許請求の範囲】 ディジタル信号が入力され、シリアル／パラレル変換を
   行なうＳ／Ｐ変換回路（１）と、ディジタル信号に対応
   する比較パタンを発生する比較パタン発生回路（３）と
   、 前記Ｓ／Ｐ変換回路（１）および比較パタン発生回路（
   ３）から出力されるデータの排他的論理和をとることに
   よりディジタル信号の符号誤りを各ビットごとに検出す
   る排他的論理和回路（５）とからなる符号誤り計数回路
   において、 前記排他的論理和回路（５）の出力が各アドレス端子（
   Ａ＿０、Ａ＿１、・・・、Ａ＿ｎ＿−＿１、Ａ＿ｎ）に
   接続され、かつアドレス値を決定するハイレベルの数に
   対応した数を前記各アドレスに記憶する記憶回路（６）
   と、 を備えたことを特徴とする符号誤り計数回路。