JP4243368B2 - ダイヤルパルス検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電話機特に電話機から送出される直流パルス信号からダイヤルパルスを検出するダイヤルパルス検出回路に関する。
【0002】
【従来の技術】
電話システムにおいては、電話機から発生する直流ダイヤルパルス信号を電話回線を介して中継機に送り、相手加入者に、このダイヤルパルス信号に基づいて回線を接続して通話を可能にする。このダイヤルパルス検出回路については、従来種々のものが提案され、実用化している。
【0003】
例えば、特開平2−43884号公報に開示されているダイヤルパルス検出回路は、着信信号から生成されたパルス信号を分周する分周器と、分周器の出力をシフトするシフトレジスタと、カウンタ間隔を決める為のANDゲートと、クロックを計数するカウンタと、カウンタの出力値が予め設定された着信周波数に相当する値か否かを判定する判定ロジックと、クロックを発生すると共に着信検出信号を受信し、着信制御回路を制御するコントローラとで構成されている。
【0004】
その動作を説明すると、着信信号から生成したパルス信号を分周し、シフトレジスタでシフトした後、一定周期のカウント間隔を有するパルス信号を作る。このカウント間隔の間、クロックをカウントした値が、予め定められた着信周波数範囲に相当するか否かを判定することにより、予め定められた特定周波数範囲の着信信号を検出することが可能になる。
【0005】
また、特開昭59−500842号公報に開示されているダイヤルパルス検出回路は、1加入者当たり16ビットのデジタルデータで構成される入力信号からDTMF(二重トーン多重周波数)又はダイヤルパルスのいずれかを検出するデジタル信号処理装置と、検出結果を直列並列変換するレジスタと、検出されるタイミングが合っているか否かタイミング有効性検査機能を行うマイクロコンピュータとで構成している。動作を説明すると、入力信号は1加入者当り16ビットのデジタルデータで構成され、前半8ビットはDTMF情報を含んだPCM(パルス符号化変調)ビット、後半8ビットはダイヤルパルスのライン信号になっており、これを所定のクロックでバッファに取り込む。バッファからデータを取出し、DTMF信号処理部で前半の8ビットを処理し、ダイヤルパルス検出部で後半のライン信号を処理すると、いずれか一方からダイヤル情報が検出できる。
【0006】
DTMFに関しては本発明に無関係であるので、ここで詳述しないが、ダイヤルパルス検出では、オフクロックからオンクロックへの遷移とオンフックからオフフックへの遷移とからなるパルスの数と、パルスが検出されない時間によって決まる空きの状態と、オンフック状態が続く時間によって決まる呼の放棄を検出する。この検出結果を8ビットの符号ワードに変換し、パラレル信号としてマイクロコンピュータに送り、符号が入力されるタイミングが有効であるか否かマイクロコンピュータによって判断する。
【0007】
更に、特開昭59−28790号公報に開示されているダイヤルパルス検出回路は、電話機からのライン信号を所定のタイミングでサンプリングするシフトレジスタと、ダイヤルパルスの数を計数するカウンタと、カウンタから計数値を読込みパルス数を決定し、カウンタをリセットする処理装置とで構成される。その動作を説明すると、電話機からのライン信号を所定のクロックでサンプリングし、オフフックからオンフックへ変化した後、更にオンフックからオフフックへの変化が検出された回数をカウンタで計数し、その計数結果を約100msの所定の周期で処理装置に読込む。
【0008】
【発明が解決しようとする課題】
上述した従来技術によると、規格で定められた以外のパルスでもダイヤルパルスとして検出する可能性がある。
【0009】
これを回避しようとすると、10PPS式と20PPS式の2種類のダイヤルパルスの検出を、1つの回路で共用することが不可能になる。その理由は、ダイヤルパルスのパルス速度やメーク率を考慮せず、電話機からの直流信号がオフフック→オンフック→オフフックとなる変化のみを検出することによってダイヤルパルスを検出しているからである。
【0010】
特開平2−43884号公報の場合、着信信号が予め設定した周波数に合っているか否かを判定し、着信検出信号を出す回路であってダイヤルパルスを検出することはできない。しかし、この着信検出回路を使用してダイヤルパルスの検出を行う場合、この着信検出回路では予め定められた特定周波数範囲の着信信号しか検出しない為、10PPS式と20PPS式の2種類のダイヤルパルスのうちどちらか一方しか検出できない。
【0011】
特開昭59−500842号公報の場合、入力信号を4.096MHzでサンプリングして1ビットずつH(高)かL(低)か検出し、H→L→Hという変化を検出できたときパルス数を1カウントしている。また、極く短い継続期間のパルスはフィルタで除去する。つまり、Lが1ビット検出されても、すぐにLと判断せず、フィルタカウンタの最大値として定めたビット数分だけLが検出されて初めてLと判断する。しかし、このフイルタはあくまで極く短い継続時間のパルスを除去するものであり、フィルタカウンタの最大値よりもパルスの幅が大きいときは、規格にあったパルスでなくともフィルタでは除去できす、ダイヤルパルスとして検出してしまう。フィルタからカウンタの最大値を検出すぺきパルス幅に合わせれば、正しい検出ができるが、ダイヤルパルスには10PPS式と20PPS式の2種類があり、種類によってパルス幅が違うので、2種類のダイヤルパルスの検出を1つの回路で共用することができない。また、規格で定められた誤差によってもパルスの幅は変動する可能性があるので、このフィルタカウンタの最大値を規格に応じたパルス幅に合わせるのは不可能である。
【0012】
特開昭59−28790号公報は、入力信号がオフフック→オンフック→オフフックと変化する数を計数することによりダイヤルパルスを検出しているので、特開昭59−500842号公報と同様に規格で定められた以外のパルスもダイヤルパルスとして検出してしまう可能性がある。
【0013】
別の問題点は、従来技術では回路の規模が大きいことである。その理由は、ダイヤルパルスの検出をソフトウエアで行っている為に処理が複雑になっており、またその処理を制御する為に制御回路も必要となっているからである。
【0014】
更に他の問題点は、ダイヤルパルス検出をソフトウエアで行っているため処理が非常に複雑になっている為に、従来技術では処理部のソフトウエアの負担が非常に重くなっていることである。
【0015】
そこで、本発明の目的は、電話機から電話回線へ送出される直流インパルス信号からダイヤルパルスを検出するに際し、10PPS式又は20PPC式のどちらでも検出可能とし、インパルスメーク率が従来の33±3%に加えて44±10%でも検出可能とすることによって、通信規格の異なる国でも対応出来る海外向け装置に使用可能なダイヤルパルス検出回路を提供することにある。
【0016】
更に、本発明の別の目的は、1加入者当り1回路の割合で必要とされるダイヤルパルス検出回路を簡単で小規模のハードウエアで実現することである。
【0017】
【課題を解決するための手段】
前述の課題を解決するために、本発明によるダイヤルパルス検出回路は、次のような特徴的な構成を備えている。
【0018】
(1)電話機から送出される直流インパルス信号が入力され、サンプリングクロックに応じてシフトするシフトレジスタと、該シフトレジスタの出力を受けるANDゲートと、該ANDゲートの出力側に接続されたカウンタとを有するダイヤルパルス検出回路において、
前記ANDゲートは、前記シフトレジスタからの出力を受ける7入力ANDゲート及び4入力ANDゲートを有し、且つ前記7入力ANDゲート及び前記4入力ANDの出力を受け、前記カウンタに出力するORゲートを有するダイヤルパルス検出回路。
【0020】
(2)前記7入力ANDゲート及び前記4入力ANDゲートは夫々前記直流インパルス信号のL領域最大及び最小に対応させる上記(1)のダイヤルパルス検出回路。
【0021】
(3)前記カウンタは、前記ANDゲートの出力をCLKに入力すると共に前記シフトレジスタの10入力を受ける別の10入力ANDゲートをRESETに入力する上記(1)又は(2)のダイヤルパルス検出回路。
【0022】
(4)前記ORゲートの出力及び前記サンプリングクロックを受けるフリツプフロップ回路を有する上記(1)のダイヤルパルス検出回路。
【0023】
【発明の実施の形態】
以下、本発明のダイヤルパルス検出回路の好適実施形態例を添付図を参照して詳細に説明する。
【0024】
先ず、図1は、本発明のダイヤルパルス検出回路の好適実施形態例のブロック図を示す。このダイヤルパルス検出回路は、電話機(図示せず)から送出される直流インパルス信号をサンプリングするシフトレジスタ1と、シフトレジスタ1の出力からダイヤルパルスのL領域を検出する2個のANDゲート2と、検出されたマイナスパルス数をカウントするカウンタ3とにより構成される。
【0025】
更に、図1のダイヤルパルス検出回路には、例えば、周期10msのサンプリングクロックが入力され(20PPSの場合には5ms)、シフトレジスタ1に印加される。また、ANDゲート2の出力は、ORゲート4を介してフリツプフロップ(F/F)回路5に入力され、このF/F回路5のC端子には前述のサンプリングクロックが入力される。F/F回路5のQ出力は、カウンタ3のクロック(CLK)端子に入力される。また、シフトレジスタ1の出力は、別のANDゲート6に入力され、このANDゲート6の出力は、カウンタ3のリセット(RESET)端子に入力される。ANDゲート2は、7入力ANDゲート21と4入力ANDゲート22とより成る。
【0026】
次に、図2乃至図4を参照して、図1に示す本発明のダイヤルパルス検出回路の動作を説明する。図2は電話機から送出され、本発明のダイヤルパルス検出回路に入力される直流インパルス信号の一例である。図3は、本発明のダイヤルパルス検出回路で検出の対象となるダイヤルパルスの例である。図4は、規格で定められた範囲で存在し得るすべてのダイヤルパルスのL領域を示す。
【0027】
図2に示す如き電話機からの直流インパルス信号は、周期10msのサンプリングクロックでシフトレジスタ1に入力される。この直流インパルス信号には、規格で定められた10PPS式と20PPS式の2種類がある。これらのインパルス速度及びそのH領域とL領域との割合を示すインパルスメーク率には次の如き誤差がある。
【0028】
インパルスの種類が10ppsでインパルス速度が10±0.8pps及びインパルスの種類が20ppsでインパルス速度が20±1.6ppsの場合で、インパルスメーク率が33±3%、44±10%。
【0029】
但し、この規格は、本来の規格に更にメーク率44±10%を加えたものである。例えば、図3に示す如く、L領域が最大となるのは、10PPS式/メーク率33%のときで76.3ms、最小となるのは、20PPS式/メーク率44%のときで21.2msである。L領域の幅は、この範囲内で変化する可能性があるので、このインパルス信号を10msでサンプリングすると、シフトレジスタ1の出力には、図4(b)に示す7通りのマイナスパルスのうちのいずれかが見える。
【0030】
本発明では、インパルス信号のL領域の幅とインパルス速度の誤差を十分考慮して、すべてのマイナスパルスが検出できるよう2つのANDゲート2によって検出している。2つのANDゲート2は、夫々シフトレジスタ1の出力の10ビットのうち中央の必ずLとなる数ビットと両端の必ずHとなる2ビットで構成する。このANDゲート2によって、7通りのどのマイナスパルスがサンプリングされても検出でき、検出されたマイナスパルスの数をカウンタ3で計数することによって、0乃至9のダイヤル情報を出力することができる。
【0031】
次に、図6のタイミングチャートを参照して、図1に示した本発明のダイヤルパルス検出回路の動作を詳細に説明する。シフトレジスタ1に図5に示す如き直流インパルス信号が電話機から送出され、周期10msのサンブリングクロックでサンプリングされる。最初は、シフトレジスタ1の出力は全てHでANDゲート2の出力は、Lとなり、カウンタ3は計数しない。次に、最初のマイナスパルスがシフトレジスタ1の出力で図6(a)のような結果で現れたとき、7入力ANDゲート21の出力はHとなり、カウンタ3は1つ計数する。次のシフトでシフトレジスタ1の出力は図6(b)のようになり、ANDゲート2の出力はまだHのままである。
【0032】
更に、次のシフトでシフトレジスタ1の出力が図6(c)のようになると、ANDゲート2の出力はLになる。つまり、ANDゲート2の出力は2クロック(20ms)間、Hになり、その後Lとなる。同様に2つ目のマイナスパルスがシフトレジスタ1の出力で図6(d)のような結果になったとき、7入力ANDゲート21の出力はHとなり、カウンタ3が1つ計数する。ANDゲート2の出力は、1クロック(10ms)間Hになり、その後Lとなる。その結果、カウンタ3の出力値は「2」となり、4ビットパラレルの値として、カウンタ3から処理部へ出力される。
【0033】
以上、本発明のダイヤルパルス検出回路の好適実施形態を詳述した。しかし、本発明は斯かる特定例のみに限定されるべきではなく、種々の変形変更が可能であることが理解できよう。
【0034】
【発明の効果】
上述の説明から理解される如く、本発明のダイヤルパルス検出回路によると、規格で定められたダイヤルパルスのパルス速度と、メーク率と、それらの誤差との全てを考慮して、サンプリング結果として見えるマイナスパルスをANDゲートによって検出するので、規格で定められたダイヤルパルスを確実に検出することが可能である。
【0035】
また、本発明のダイヤルパルス検出回路によると、10PPS式と20PPS式のどちらのダイヤルパルスのL領域でも検出できるよう2種類のANDゲートを用いるので、10PPS式と20PPS式の2種類のダイヤルパルスの検出を1つの回路で共用可能である。
【0036】
更にまた、本発明のダイヤルパルス検出回路によると、電話機からの直流パルス信号をサンプリングした結果見えるマイナスパルスをANDゲートで検出することによりダイヤルパルスを検出しているので、検出部が全て簡単なハードウエアで実現でき、ソフトウエアで処理する場合に必要となるROMやマイクロプロセッサ等の高価なデバイスが不必要となり、回路構成が簡単且つ小型化可能である。
【図面の簡単な説明】
【図1】本発明のダイヤルパルス検出回路の好適実施形態例の回路図である。
【図2】電話機から送出される直流インパルス信号の一例を示す図である。
【図3】本発明のダイヤルパルス検出回路で検出対象となるダイヤルパルスの例を示す図である。
【図4】規格で定められた範囲で存在し得る全てのダイヤルパルスのL領域を示す図である。
【図5】電話機から送出される直流インパルス信号の一例を示す図である。
【図6】図1のダイヤルパルス検出回路の動作説明用タイミングチャートである。
【符号の説明】
1 シフトレジスタ(10ビット)
2,6 ANDゲート
3 カウンタ
4 ORゲート
5 フリツプフロップ
21 7入力ANDゲート
22 4入力ANDゲート
Claims (4)
- 電話機から送出される直流インパルス信号が入力され、サンプリングクロックに応じてシフトするシフトレジスタと、該シフトレジスタの出力を受けるANDゲートと、該ANDゲートの出力側に接続されたカウンタとを有するダイヤルパルス検出回路において、
前記ANDゲートは、前記シフトレジスタからの出力を受ける7入力ANDゲート及び4入力ANDゲートを有し、且つ前記7入力ANDゲート及び前記4入力ANDの出力を受け、前記カウンタに出力するORゲートを有することを特徴とするダイヤルパルス検出回路。 - 前記7入力ANDゲート及び前記4入力ANDゲートは夫々前記直流インパルス信号のL領域最大及び最小に対応させることを特徴とする請求項1に記載のダイヤルパルス検出回路。
- 前記カウンタは、前記ANDゲートの出力をCLKに入力すると共に前記シフトレジスタの10入力を受ける別の10入力ANDゲートをRESETに入力することを特徴とする請求項1又は2に記載のダイヤルパルス検出回路。
- 前記ORゲートの出力及び前記サンプリングクロックを受けるフリツプフロップ回路を有することを特徴とする請求項1に記載のダイヤルパルス検出回路。
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