SU429543A1 - Устройство для автоматического измерения характеристик дискретного канала - Google Patents

Description

1

Изобретение относитс  к технике передачи дискретной информации и предназначено дл  измерени  статистических характеристик дискретных каналов.

Известно устройство дл  автоматического измерени  характеристик дискретного канала, содержащее основную схему сравнени , дополнительную схему сравнени , основной регистр с сумматором по модулю два, дополнительный регистр с сумматором по модулю два и счетчик с цепью установки в нулевое состо ние .

Однако известное устройство не дает возможности выдел ть поток фазовых сдвигов и дает большую погрешность в измерении числа аддитивных ошибок.

Целью изобретени   вл етс  повышение достоверности измерени .

Дл  этого выход основной схемы сравнени  подключен к одному из входов дополнительного регистра, соответствуюш,ие выходы которого подключены ко входам дешифратора и одновременно к первым входам сумматоров дополнительно введенного блока установки фазы эталонной последовательности, к другим входам сумматоров, соединенных со схемами совпадени  этого же блока, подключены соответствуюш.ие выходы основного регистра, а первые выходы схем совпадени  блока установки фазы эталонной последовательности

подключены соответственно ко входам дополнительно введенной схемы «Р1ЛИ и ко входам основного регистра, а к другим входам схем совпадени  блока установки фазы эталонной последовательности подключен выход счетчика, ко второму входу которого одновременно подключены выход дешифратора и выход дополнительной схемы сравнени , при этом к другому входу  чейки пам ти через второй инвертор подключен выход схемы «ИЛИ.

В предлон енном устройстве использовано известное свойство рекуррентных последовательностей , заключающеес  в том, что сумма двух идентичных рекуррентных последовательностей (имеетс  в виду поэлементное суммирование по модулю два), сдвинутых друг относительно друга на любое, не кратное периоду последовательности, число шагов, дает рекуррентную последовательность с таким же законом построени , что и исходные последовательности . Следовательно, если провер ть выполнение рекуррентных соотношений в последовательности импульсов, котора   вл етс  результатом сравнени  (поэлементного суммировани  по модулю два) испытательной и эталонной последовательностей, то можно установить,  вл етс  ли причиной несоответстви  символов иснытательной и эталонной последовательности по вление аддитивных

ошибок или же фазовое рассогласование. Если последовательность,  вл юща с  результатом сравнени , удовлетвор ет рекуррентному закону , следует считать, что имеет место фазовое рассогласование. При этом можно определить фазу результирующей последовательности и установить фазы эталонной иоследовательности в соответствии с фазой принимаемой последовательности.

На чертеже приведена блок-схема устройства .

Устройство дл  автоматического измерени  характеристик дискретного канала содержит основную схему 1 сравнени , вход 2 которой подключен -к выходу дискретного канала св зи , а второй ее вход - к выходу сумматора 3 по модулю два, входы которого подключены к выходам третьей и п той (нумераци  слева направо)  чеед основного регистра 4 сдвига, вход которого подключен к выходу сумматоpa 3. Выход схемы 1 сравнени  подключен параллельно ко входу дополнительного регистра 5 сдвига и к одному из входов дополнительной схемы 6 сравнени . Второй вход схемы 6 сравнени  подключен к выходу сумматора 7 по модулю два, входы которого подключены к выходам третьей и п той  чеек регистра 5 сдвига. Выход схемы 6 сравнени  через инвертор 8 подключен к счетному входу 9 счетчика 10. Выход схемы 6 сравнени  подключей ко входу 11 установки счетчика 10 в нулевое состо ние. Выход счетчика 10 подключен параллельно ко входу 12 записи  чейки 13 пам ти и ко входу 14 блока 15 установки фазы эталонной последовательности. Выход  чейки 13 подключен к цепи 16 установки  чеек регистра 5 сдвига в нулевое состо ние.

Выходы всех  чеек основного регистра 4 сдвига подключены ко входам 17 блока 15. Выходы первых п ти  чеек дополнительного регистра 5 сдвига подключены ко входам 18 блока 15 установки фазы эталонной последовательности и параллельно ко входам дешифратора 19 нулевого состо ни  этих  чеек регистра 5 сдвига. Выход дешифратора 19 подключей ко входу И установки счетчика 10 в нулевое состо ние.

Выходы 20 блока 15 подключены ко входам установки  чеек регистра 4 и параллельно ко входам схемы «ИЛИ 21, выход которой через инвертор 22 подключен ко входу 23 запрета  чейки 13 пам ти.

Блок 15 содержит п ть сумматоров 24 по модулю два и п ть схем совпадени  25. Вхо .. .00100(1)0110011111000110111010100001001... - .. .( 1)011001111100011011101010000100101100... - ... 100(1)011001111100011011101010000100101... -

(В скобки помещены символы, условпо прин тые за начала периодов рекуррентных последовательностей ) .

ды 17 блока 15 подключены к одним входам сумматоров 24, а входы 18 - к другим входам сумматоров 24. Выходы сумматоров 24 подключены ко входам схем совпадени  25. Другие входы схем совпадени  25 подключены ко входу 14 блока 15. Выходы схем совпадени  25  вл ютс  выходами 20 блока 15. Включение сумматоров 24 и схем совпадени  25 осуществлено так, что один из входов /(-сумматотора (/(1, 2, ...5) 24 соединен с выходом /С-ой  чейки основного регистра 4 сдвига, второй вход - с выходом К-ои  чейки дополнительного регистра 5 сдвига, а выход К.-го сумматора 24 подключен ко входу той схемы совпадени  25, выход которой подключен ко входу установки К-ой  чейки регистра 4 сдвига.

Выход 26 регистра 5 сдвига может быть подключен к устройству, анализирующему или фиксирующему поток аддитивных ошибок. Выход 27 подключаетс  к устройству, анализирующему или фиксирующему поток сбоев фазы по циклам.

Устройство работает .следующим образом.

Испытательна  двоична  последовательность с выхода дискретного канала поступает на вход 2 схемы 1 сравнени . На второй вход схемы 1 сравнени , представл ющей собой сумматор по модулю два, поступает двоична  эталонна  (рекуррентна ) последовательность , формируема  регистром 4 и сумматором 3 по модулю два.

Если поступающа  с выхода дискретного канала испытательна  последовательность не содер кит ошибок и ее фаза совпадает с фазой эталонной последовательности, поступающей с выхода сумматора 3, то на выходе схемы 1 будут сигналы, соответствующие нул м («О). Кажда  ошибка в испытательной последовательности приведет к по влению на выходе схемы 1 сигнала, соответствующего «1. Если сравниваемые испытательна  и эталонна  рекурретные последовательности наход тс  не в фазе по циклу и ошибки в испытательном сигнале отсутствуют, то на выходе схемы 1 будет формироватьс  аналогична  рекуррентна  последовательность, фаза которой не совпадает с фазами последовательностей , поступающих на входы схемы 1.

Пусть, например, сдвиг фазы между эталонной и испытательной последовательност ми равен п ти символам. Тогда последовательности на входах схемы 1 и на ее выходе дл  рассматриваемой конкретной реализации будут следующими:

В общем случае при фазовом рассогласовании сравниваемых последовательностей и на55 личии ошибок в испытательной последовательиспытательна  последовательность эталонна  последовательность последовательность на выходе схемы 1 ности на выходе схемы 1 по витс  последовательность , полученна  в результате поэлементного сложени  по модулю два рекуррентной последовательности и последовательности, соответствующей потоку ошибок. Сигналы с выхода схемы 1 поступают на вход регистра 5 сдвига и на один из входов схемы 6 сравнени , представл ющей собой сумматор по модулю два. Рассмотрим процессы автоматического вы влени  сбо  фазы по циклу и установки фазы эталонной последовательности. Предположим, что ошибки в испытательном сигнале отсутствуют. Рекуррентна  последовательность с выхода схемы 1 последовательно продвигаетс  по  чейкам пам ти регистра 5. Сигналы с выходов третьей и п той  чеек регистра 5 поступают на входы сумматора 7. При этом на выходе сумматора 7 формируетс  рекуррентна  последовательность, котора  поступает на второй вход схемы 6. Вид и фаза этой последовательности совпадает соответственно с видом и фазой рекуррентной последовательности , поступающей с выхода схемы I. В этом случае на выходе схемы б в тактовые моменты времени будут по вл тьс  сигналы , соответствующие нул м («О). Эти сигналы через инвертор 8 поступают на счетный вход 9 счетчика 10. Показани  счетчика 10 увеличиваютс  на единицу, если в тактовый момент времени на его входе будет сигнал, соответствующий «1, т. е. если на выходе схемы б - сигнал, соответствующий «О. По предположению ошибки в испытательном сигнале отсутствуют, вследствие этого при расхождении фаз испытательной и эталонной последовательности, с выхода схемы 6 будут поступать только сигналы, соответствующие нул м («О). Следовательно, показани  счетчика 10 будут увеличиватьс  на единицу в каждый тактовый

Последовательность

Принимаема  испытательна  последовательностьЭталонна  последовательность

Последовательность на выходе схе- мы 1

После коррекции расхождени  фаз

0111010100001001.

0111010100001001. 0000000000000000. момент времени. После заполнени  счетчика 10 на его выходе по витс  сигнал, поступающий параллельно на вход 12  чейки 13 пам ти и вход 14 блока 15 установки фазы эталонной последовательности. Сигнал с выхода  чейки 13 пам ти поступает по цепи 16 «установки на нуль  чеек регистра 5 сдвига. Емкость регистра 5 сдвига и емкость счетчика 10 выбирают так. чтобы сигналы , вызванные расхождением фаз испытательной и эталонной последовательностей и поступающие с выхода схемы 1 сравнени , не успевали пройти регистр 5 сдвига и поступить на его выход 26. Автоматическое устранение сбо  фазы по циклу постигаетс  при помощи блока 15. На входы 17 блока 15 поступают сигналы с  чеек регистра 4 сдвига, а на входы 18 блока 15 поступают сигналы с одноименных  чеек регистра 5 сдвига. В момент срабатывани  счетчика 10 сигналом с его выхода «Открываютс  схемы совпадени  25 вследствие чего результат сложени  с выходов сумматоров 24 блока 15 поступает через схемы совпадени  25 на входы установки  чеек регистра 4 сдвига. Причелт, на вход установки первой  чейки регистра 4 сдвига поступает сигнал с выхода того сумматора 24, на входы которого поступают сигналы с первых  чеек регистров 4 и 5 сдвига, на вход установки второй  чейки регистра 4 сдвига поступает сигнал с выхода того сумматора 24. на входы которого поступают сигналы со вторых  чеек регистров 4 и 5, и т. д. Таким образом, сигналами с выходов сумматоров 24 блока 15  чейки регистра 4 сдвига устанавливаютс  в такое состо ние, при котором на выходе сумматора 3 формируетс  эталонна  последовательность, совпадающа  по фазе с принимаемой испытательной последовательностью:

Итак, после по влени  сигнала на выходе счетчика 10 расхождение фаз по циклу автоматически устран етс , благодар  чему на входы схемы 1 начинают поступать синфазные рекуррентные последовательности, так что с выхода схемы 1 следует последовательность, состо ща  из одних нулей. Вследствие этого, не более чем через п ть (число  чеек регистра 4) тактов на оба входа схемы 6 будут поступать последовательности нулей, поэтому

с выхода схемы б будет также поступать последовательность нулей.

Чтобы от нулей, по вл ющихс  на выходе схемы б в синфазном режиме работы, не срабатывал счетчик 10 и не фиксировалс  сбой фазы по циклу, используетс  дешифратор 19 нулевого состо ни  первых п ти  чеек регистра 5 сдвига. Как только эти п ть  чеек регистра 5 будут находитьс  в нулевом состо нии, срабатывает дешифратор 19 и на его выходе

по вл етс  сигнал, который поступает на вход II установки счетчика 10 в нулевое состо ние.

Рассмотрим случай, когда испытательна  и эталонна  рекурретные последовательности, поступающие на входы схемы 1 сравнени , нахол тс  в фазе, но в испытательном сигнале присутствуют ошибки.

Поток ошибок с выхода схемы 1 проходит через регистр 5 и поступает на выход 26. Если поток ошибок представл ет собой пачку ошибок , то на выходе схемы 6 часто будут по вл тьс  сигналы, соответствуюш ие единицам. Эти сигналы, поступа  на вход 11 счетчика 10, каждый раз зстанавливают его в нулевое состо ние , благодар  чему счетчик 10 не успевает заполнитьс , и, следовательно, ложна  коррекци  фазы эталонной последовательности не производитьс .

Еслп же поток ошибок представл ет собой редкие независимые ошибки с длительными безошибочными интервалами, то единицы с выхода схемы 1 будут по вл тьс  редко, и вследствие этого  чейки регистра 5 сдвига будут, как правило, находитьс  в нулевом состо нии . При этом будет срабатывать дешифратор 19 нулевого состо ни  регистра 5 сдвига и устанавливать счетчик 10 в нулевое состо ние , так что сигнал на выходе счетчика 10 по вл тьс  не будет.

В случае возникновени  в канале св зи кратковременного перерыва на вход 2 схемы 1 сравнени  могут поступать либо единицы (...111111...), либо нули (...000000...). Если на вход 2 поступает последовательность единип, то работа устройства ничем не отличаетс  от режима работы при пачках ошибок.

Рассмотрим случай, когда на вход 2 поступает последовательность нулей. В этом случае на выходе схемы 1 сравнени  в течение всего времени перерыва будет формироватьс  рекуррентна  последовательность. Вследствие этого с выхода схемы 6 сравнени  будут следовать нули, что приведет к заполнению счетчика 10. По вл ющийс  при этом сигнал на выходе счетчика 10 откроет схемы совпадени  25. Однако на выходах всех схем совпадени  25 будут нули, так как в сумматорах 24 блока 15 сравниваютс  одинаковые, наход щиес  в фазе, участки рекуррентных последовательностей . По вл ющийс  при этом нуль («О) на выходе схемы «ИЛИ 21 обрап-аетс  инвертором 22 в единицу. Сигналом с выхода инвертора 22 единица, записанна  в  чейк 13 пам ти, стираетс . Таким образом, несмотр  на то, что на выходе счетчика 10 по вилс  сигнал, сигнал на выходе  чейки 13 пам ти не будет, т. е. содержимое  чеек регистра 5 сдвига не стираетс  и ложного обнаружени  сбо  фазы по циклу при перерывах не происходит .

В общем случае при расхождении фаз сравниваемых последовательностей и при наличии

ошибок в испытательной рекуррентной последовательности на выходе схемы 1 по витс  рекуррентна  последовательность с ошибками . При этом маловеро тно, что первые п ть  чеек регистра 5 сдвига будут одновременно находитьс  в нулевом состо нии, поэтому дешифратор 19 нулевого состо ни  практически срабатывать не будет. В результате счетчик 10 через некоторое врем  заполнитс , на его выходе по витс  сигнал, который фиксируетс  устройством, подключенным к выходу 27, как сбой фазы по циклу и который приведет к стирапию содержимого регистра 5 сдвига. Одновременно этим же сигналом будут открыты схемы совпадени  25, благодар  чему сигналами с сумматоров 24 блока 15 будет установлено состо ние  чеек регистра 4 сдвига, синфазное с принимаемой испытательной рекуррентной последовательностью.

Предмет изобретени 

Устройство дл  автоматического измерени  характеристик дискретного канала, содержащее основную схему сравнени , к одному из входов которой одновременно подключены один из входов основного регистра и выход первого сумматора, к первому и второму входу которого подключены соответствующие выходы основного регистра, а выход основной схемы сравнени  через последовательно соединенные дополнительную схему сравнени , один из инверторов и счетчик подключены к первому входу  чейки пам ти, а к другому входу дополнительной схемы сравнени  подключен выход второго сумматора, к первому и второму входу которого подключены соответствующие выходы дополнительного регистра , отличающеес  тем, что, с целью повышени  достоверности измерени , выход основной схемы сравнени  подключен к одному из входов дополнительного регистра, соответствующие выходы которого подключены ко входам дешифратора и одновременно к первым входам сумматоров дополнительно введенного блока установки фазы эталонной последовательности , к другим входам сумматоров , соединенных со схемами совпадени  этого же блока, подключены соответствующие выходы основного регистра, а первые выходы схем совпадени  блока установки фазы эталонной последовательности подключены соответственно ко входам дополнительно введенной схемы «ИЛИ и ко входам основного рг-гистра, а к другиА входам схем совпадени  блока установки фазы эталонной последовательности подключен выход счетчика ко второму входу которого одновременно подключены выход дещифратор и выход дополнительной схемы сравнени , при этом к другому входу  чейки пам ти через второй инвертор подключен выход схемы «ИЛИ.