SU1522415A1 - Декодирующее устройство - Google Patents

Abstract

Изобретение относитс  к электросв зи, вычислительной технике и может использоватьс  в системах передачи информации с дублированием сообщений. Устройство в случае необнаружени  ошибок в первом или втором повторении принимаемого сообщени  выдает его получателю. В противном случае осуществл етс  коррекци  одновременно двух прин тых сообщений, что повышает быстродействие устройства. Устройство содержит регистры 1-3, 5 сдвига, счетчик 4 импульсов, блоки 6, 7 обнаружени  ошибок, триггеры 8, 9, сумматоры 10-12 по модулю два, мультиплексор 13, элементы И 14-24, элементы ИЛИ 25-31, установочный 32, информационный 33, управл ющий 34 и тактовый 35 входы, информационный 36 и управл ющие 37-39 выходы. 1 ил.

Description

сд

fts:)

Изобретение относитс .к электросв зи , вычислительной технике v- может быть использовано в системах передачи информации с дублированием сообщений .

Целью изобретени   вл етс  повышение быстродействи  устройства.

На чертеже представлена функциональна  схема устройства..

Устройство содержит первый-третий регистры 1-3 сдвига, счетчик 4 импульсов , четвертый регистр 5 сдвига, первый 6 и второй 7 блоки обнаружени  ошибок, первый 8, второй 9 триг- геры, первый-третий сумматоры 10-12 по модулю два, мультиплексор 13, первый 14, третий 15, восьмой 16, п тьтй 17, дев тый 18, седьмой 19, шестой 20, второй 21, одиннадцатьй 22, чет- 20 вертый 23 и дес тый 24 элементы И, первый 25, п тьй 26, второй 27, третий 28, шестой 29, четвертый 30 и седьмой 31 элементы ИЛИ, установочный 32, информационный 33, управл ю- 25 щий 34 и тактовый 35- входы, информа- ционньй выход 36,.второй .37, первый .38 и третий 39 управл ющие выходы.

Сущность изобретени  состоит в том,зо что перед началом исправлени  определ етс  предельное число циклов коррекции, на которых возможно ис-. правление ошибок, процедура исправлени  осуществл етс  одновременно в -зс двух кодовых блоках. Если в течение предельного числа циклов коррекции ошибка не найдена, то Устройство выдает сигнал отказа от декодировани . В устройстве осуществл етс  корректи- до ровка (исправление) методом перебора значений разр дов каждого из двух повторов (п, и)-кода только на тех позици х, где произошло несовпадение двух повторений. При этом корректи- 45 ровка с последующей проверкой на достоверность осуществл етс  на тактовой частоте, определ емой быстродействием логических элементов и значительно превышающей тактовую частоту ,Q приема кода. При этом суммарное число ощибок в первом и втором повторении

V + 1.

V + 1.

;, - - Л

где V - (п, и)-код;

1, векторы ошибок соответству щих повторов (блоков х и х.) .

в случае необнаружени  ошибок (п, и)-кодом в первом .повторении х информаци  вьщаетс  получателю. Ес в первом повторении ошибка обнаруж на, то принимаетс  второй повтор х которьй также провер етс  на налич ошибок, В случае необнаружени  оши во втором повторе х информаци  та же выдаетс  получате.лю. Если и во втором повторе х ошибка обнаружен то выдел етс  вектор надежности пу сложени  по модулю два первого х второго х повторов, т.е.

--1

+ Х V + 1, © V + 1 1,

+ 1,, Е,

причем вектор надежности Е формиру с  одновременно с поступлением вто го повтора х. Если векторы 1 и 1 не содержат единиц в одноименных п ЗИ11ИЯХ, то все ошибки кодовых блок X ( и XQ покрываютс  вектором Е 1., + Ig.. Если вес вектора Е не п вышает гарантированно обнаруживаем ошибок (п, k)-кoдa, т.е. если - 1 , то осуществЛ  т-сА одновременн поиск векторов ошибок 1д дл  перв го кодового блока х/и 1 дл  вто го кодового блока х. Так как ошиб могут иметь место только на тех по зици х блоков х и х где у векто ра Е сто т единицы, то поиск векто ошибок 1 и 1 сводитс  к перебор символов только этих позиций. Всег возможно 2 - 2 двоичных числа (кр ме 0...00 и 1 ... 11) на позици х, гд у вектора Е сто т единицы. Каждое Т: чисел ( - 2) представл  собой тест, который одновременно су мируетс  по модулю два с векторами X , и х.

+ TJ

и х, + Tj

Результаты суммировани  х провер ютс  на нали ошибок (п, k)-кодом. Если в одном результатов ошибка не обнаруживает то это. свидетельствует о том, что найден один из векторов ошибок 1,

ё: d - 1, где d - минимальное кодо- 1„, т.е. 1 V l,j Т и дальнейшее t

вое рассто ние (п, k)-кoдa.

Содержание алгоритма декодировани  состоит Б следующем. Кодовые блоки х, и х, прршимаемые из канала св зи, представл ютс  следующим образом:

декодирование прекращаетс , так ка

(х, + Тр V (х + Т) (V + Ц ® ® 1, )( (v + 1 © Ij) V.

Отказ от декодировани  происход в том случае, если вектор ошибок н

V + 1.

V + 1.

;, - - Л

где V - (п, и)-код;

1, векторы ошибок соответствующих повторов (блоков х и х.) .

в случае необнаружени  ошибок (п, и)-кодом в первом .повторении х, информаци  вьщаетс  получателю. Если в первом повторении ошибка обнаружена , то принимаетс  второй повтор х, которьй также провер етс  на наличие ошибок, В случае необнаружени  ошибо во втором повторе х информаци  также выдаетс  получате.лю. Если и во втором повторе х ошибка обнаружена, то выдел етс  вектор надежности путе сложени  по модулю два первого х и второго х повторов, т.е.

--1

+ Х V + 1, © V + 1 1,

+ 1,, Е,

причем вектор надежности Е формируетс  одновременно с поступлением второго повтора х. Если векторы 1 и 1 не содержат единиц в одноименных по- ЗИ11ИЯХ, то все ошибки кодовых блоков X ( и XQ покрываютс  вектором Е . 1., + Ig.. Если вес вектора Е не превышает гарантированно обнаруживаемых ошибок (п, k)-кoдa, т.е. если - - 1 , то осуществЛ  т-сА одновременный поиск векторов ошибок 1д дл  первого кодового блока х/и 1 дл  второго кодового блока х. Так как ошибки могут иметь место только на тех позици х блоков х и х где у вектора Е сто т единицы, то поиск векторов ошибок 1 и 1 сводитс  к перебору символов только этих позиций. Всего возможно 2 - 2 двоичных числа (кроме 0...00 и 1 ... 11) на позици х, где у вектора Е сто т единицы. Каждое из Т: чисел ( - 2) представл ет собой тест, который одновременно суммируетс  по модулю два с векторами X , и х.

+ TJ

и х, + Tj

Результаты суммировани  х, + провер ютс  на наличие ошибок (п, k)-кодом. Если в одном из результатов ошибка не обнаруживаетс , то это. свидетельствует о том, что найден один из векторов ошибок 1, или

1„, т.е. 1 V l,j Т и дальнейшее

1„, т.е. 1 V l,j Т и дальнейшее

декодирование прекращаетс , так как:

(х, + Тр V (х + Т) (V + Ц ® ® 1, )( (v + 1 © Ij) V.

Отказ от декодировани  происходит в том случае, если вектор ошибок не

515

найден до j 2 - 2, где w - ве вектора ошибок. Это сввдетельствует о том, что ошибка произошла в одноименных разр дах х и х (неисправима  ошибка) и дальнейшее тестировани кодовых блоков К;, и x,j до величины j 2 - 2 бесполезно. Кроме того, отказ от декодировани  происходит и в том случае, если вес вектора ошибо Е превьшает кратность гарантированно обнаруживаемых ошибок (п, k)-кодом, т.е. если Ь d - 1. Отказ от декодировани , равнозначен запросу следующего кодового блока х и т.д.

Разр дность приемньпс регистров 1 , 2 определ етс  длиной кодовых блоков X , и х,2.. Объем регистра 5 сдвига оп- редел етс  обнаруживающей способнос- .тью (п, и)-кода, т.е. величиной d-1, В регистр 5 через элемент И 20 запи- сьшаетс  вес вектора ошибок Е, который образуетс  на выходе сумматора 10 по модулю два. Регистр 5 может быть выполнен на D-триггерах, причем счетный его вход образуетс  путем соединени  D-входа и тактового входа нулевого разр да, а пр мые выходы предыдущих разр дов соедин ютс  с D-вкодами последующих разр дов. Так- товые входы всех разр дов объединены . Р1нформационные выходы регистра 5, начина  с первого разр да, подключены к информационным входам счетчика 4. Таким образом, количество единиц , записываемых в регистр 5, равно весу вектора ошибок Е, а в счетчик 4 записьюаетс  на одну единицу меньше (нулевой разр д регистра сдвига 5 не подключен к информационному входу

счётчика А). Если вес вектора ошибок превышает обнаруживающую способность (п, и)-кода, т.е. величину d - I, то с выхода переполнени  регистра 5 через элемент ИЛИ 30 снимаетс  импульс переполнени , который свидетельству- ет об отказе от декодировани . -Счетчик 4 импульсов определ т номер контрольного теста, объем счетчика 4 определ етс  минимально допустимым числом контрольных тестов Т;, не привод щих к размножению необнаруживаемых ошибок.

Сдвиговый регистр 3 контрольного теста совместно с элементом И 19 предназначен дл  формировани  конт- рольных тестов Т. , служащих дл  идентификации вектора ошибок 1 дл  кодового слова х или вектора ошибок l

5

0 5 о

5

дл  кодового слова х. Разр дность регистра 3 определ етс  из соотношени 

llog,(2 - 2)Г- I п, + п„,

округление до целого числа

в сторону увеличени ; d - минимальное кодовое рассто ние (п, и)-кода; п - количество разр дов, равное разр дности счетчика импульсов 4;

п - дополнительный нулевой разр д ., Программу сдвига в регистре 3 задает вектор надежности (х + х ) 1, t Ij,, который образуетс  на -выходе сумматора 10 по модулю два. Дл  этого первый синхровход С, регистра 3 св зан с выходом сумматора 10. Результат сдвига записьшаетс  в нулевой разр д,  вл ющийс  выходом регистра 3, который подключен к второму входу элемента И 19. Значение нулевого разр да регистра 3 совместно с вектором надежности Е 1( + Ij, определ ет дл  каждого теста Т; лози- ции, на которых необходимо корректировать fинвертировать) значени  векторов X , и х. С этой целью другой вход элемента И 19 подключен к выходу сумматора 10. Этот вход выполнен задержанным на врем , обеспечивающее окончание переходных процессов при сдвиге информации в регистре 3. Таким образом.

Т g,E4

где Т- - значение контрольного теста н а i-M такте;

п и Е - значени  соответственно нулевого разр да Пд и вектора Е на i-M такте ка адого

цикла коррекции.

Второй синхровход С регистра 3 обеспечивает считывание содержимого счетчика 4 в разр ды с первого по т-й.

Сумматоры 11 и 12 по модулю два осуществл ют коррекцию векторов х и х на позици х, которым соответствуют значени  единиц в контрольном тесте Т.

Мультиплексор 13 осуществл ет коммутацию каналов в зависимости от того , на каком цикле работы устройства блоки обнаружени  ошибок 6 или 7 выработают сигнал об отсутствии ошибок

Если ошибка отсутствует при приеме первого кодового .блока х,, то информаци  получателю вьдаетс  по первому каналу, если при приеме второго кодового блока х, - то по второму каналу . Если при коррекции ошибки отсутствуют в блоке X ;, + Т то информаци  выдаетс  по третьему каналу, если ошибки отсутствуют в блоке х, Т,, то информаци  вьщаетс  по четвертому каналу.

Элемент ИЛИ 30 объедин ет сигналы отказа от декодировани , снимаемые с выхода переполнени  регистра 5 и с выходов обнулени  счетчика 4 (через элемент И 18) на выход 38 устройства. Элемент ИЛИ 31 объедин ет сигналы коррекции, снимаемые с выходов элементов И 16 и 17 на выход 39 устройства ,

В исходном состо нии триггеры 8 и 9, регистры 1, 2, 3 и 5 и счетчик 4 обнулены.

Устройство может работать в еле- дующих режимах.

Режим ретрансл ции кодовых блоков X и x,j возможен в случае необнаруже- ни  ошибок блоками 6 и 7 обнаружени  ошибок в словах х или х.

В режим/ коррекции ошибок устройство переходит лишь в случйе обнарут жени  ошибок блоками 6 и 7 в первом Xj и во втором -Xii кодовых словах.

Информаци , поступающа  по окончаНИИ циклового фазировани  на вход 33 устройства, записьтаетс  в регистры 1 или 2 на тактовой частоте f, (вход 35 устройства). Вьодача информации из регистров 1 или 2 осуществл етс  на тактовой частоте ,. Смена частоты следовани  синхроимпульсов на входе 35 устройства определ етс  наличием сигнала на выходе 37 устройства либо переходом устройства в режим коррекции в случае наличи  сигнала на выходе 39.

Устройство работает следующим образрм .

На вход 32 поступает импульс, ко- торьй переводит триггер 8 в единичное состо ние. Это свидетельствует о том, что устройство готово к приему первого кодового блока х, в регистр 1, По окончании циклового фазировани  (поиска маркера блока х)

с входа 33 первый кодовый блок х через элемент И 14, открытый единичным потенциалом, снимаемым с пр мого вы5

х

5

0

35

40

45

50

55

хода триггера 8, и элемент ИЛИ 27 по- ступает на информационный вход регистра 1, на синхровход которого с входа 35 поступают п синхроимпульсов с частотой f.

Одновременно кодовый блок х, через элемент ИЛИ 25 поступает на информационный вход блока 6 обнаружени  ошибок, где осуществл етс  проверка на достоверность блока х, (п, k)-кодом (например, дл  разделимого циклического кода делени  на образующий полином). По окончании записи блока Xj в регистр 1 с входа 34

----.., - ,

устройства поступает импульс опроса состо ни  блока 6. Если блок 6 ошибки не обнаруживает, то на первом его выходе (выходе отсутстви  ошибки) по вл етс  сигнал, который через элемент И 21 (на .второй вход которого поступает единичный потенциал с пр мого выхода триггера 8), поступа  на первый адресньй вход мультиплексора 13, подготавливает последний к вьща- че информации на выход 36 устройства по первому каналу, т.е. с выхода регистра 1 . Этот же сигнал, поступа  через элемент ИЛИ 29 на выход 37 устройства , обеспечивает поступление на вход 35 устройства п синхроимпульсов частоты f,j,, под действием которых достоверно прин тый блок х,. через мультиплексор 13 считьшаетс  на выход 36 устройства (при использовании разделимого (п, k)-кoдa считываютс  только первые k разр дов, т,е. на вход 35 устройства поступают k синхроимпульсов частоты fji). В этом режиме регистр 5 находитс  в нулевом состо нии, так как подключенный к его информационному входу элемент И 20 закрыт нулевым потенциалом, снимаемым с инверсного выхода триггера 8. Поэтому счетчик 4 и регистр 3 обнулены, на вькоде элемента И 19 посто нно присутствует нулевой потенциал и сумматор 11 по модулю два вли ни  на работу устройства не ока- .зьшает.

Если блок 6 обнаруживает ошибку,- то на его втором выходе (выходе на-. личи  ошибки) по вл етс  импульс, который обнул ет блок 6 (на схеме не показано, но может быть реализовано как сброс элементов пам ти декодера циклического кода) и переводит триггер 8 в нулевое состо ние. ;Через

элемент И 17 этот импульс не проходит , так как на втором выходе блока 7 присутствует нулевой потенциал. Таким образом, устройство подготовлено дл  приема второго кодового блока х.

Второй кодовый блок по окончании его u iклoвoгo фазировани , поступа  на вход 33 устройства на тактовой частоте f, через открытые элементы И 15 и ИЛИ 28 записьгоаетс  в регистр 2, а через элемент ИЛИ 26 провер етс  на достоверность блоком 7. Одновременно под действием синхроимпуль

циал с инверсного выхода триггера 9, на первом - импульс опроса, а на втором - сигнал ошибки блока 7. Элемент И 17 не срабатывает, так как на третьем его входе присутствует нулевой потенциал, снимаемый с пр мого выхода триггера 9. Импульс с выхода элемента И 16, поступа  на вход счетчика 4, обеспечивает запись в него содержимого регистра 5, начина  с первого разр да, а поступа  на вьтход 39 через элемент lUlK 31 , свидетельствует о переходе устройства в режим коррек

сов f через элемент ИЛИ 27 осуществ- t5 дии. Таким образом, -в режим коррекции

устройство переходит в случае обнаружени  ошибок блоком 6 в первом х, и блоком 7 во втором х кодовых блоках.

Коррекци  сводитс  к инвертированию разр дов кодовых блоков х и х, которые определ ютс  единичными разр дами вектора ошибок Е 1 + 1. Позиции кодовых блоков х ИХ-, подлежащие инвертированию, определ ютс  методом перебора и задаютс  контрольным тестом Т.

Номер (J) теста Т; задаетс  состо нием счетчика 4 импульсов. Поэтому перед началом очередного цикла , коррекции содержимое счетчика 4 - пере - письшаетс  в- разр ды регистра 3, начина  с первого разр да регистра 3. Мультиплексор J3 заблокирован отсутствием сигналов на его адресных вхо- дах АО-АЗ. Сдвиг информации в регистрах I и 2 осуществл етс  под действием синхроимпульсов частоты f. .

Таким образом, если, например, при записи второго кодового блока х сумматором 10 по модулю два вьщелено три импульса несовпадени , то регистр 5 сдвига находитс  в состо нии 0. .. 111 , импульсом с выхода элемента И 16 в счетчик 4 с регистра 5 запн- сьшаетс  состо ние O...I1 (нулевой разр д регистра 5 не подключен к информационным входам счетчика 4), а задним фронтом сигнала опроса, поступающего на вход С- регистра 3, в последний записьшаетс  состо ние 0...110 (выходы счетчика 4 подключены к информационным входам регистра 3, начина  с первого, а выходом.регистра 3  вл етс  выход его нулевого

л етс  перезапись содержимого регистра I , а на сумматоре 10 по модулю два осуществл етс  сложение кодовых блоков х и X . Так как на первых двух входах элемента И 20 присутствует 20 единичный потенциал, снимаемый с инверсных вькодов триггеров 8 и 9, наход щихс  в нулевом состо нии, то импульсы несовпадени  кодовых блоков х и X2 (вектор ошибок Е) через элемент 25 И 20 последовательно заполн ют регистр 5 сдвига. Через элемент И 19 импульсы несовпадени  не проход т, так как счетчик 4 и регистр 3 нахо- д тс  в нулевом состо нии. По окон- ЗО чании записи второго кодового блока х в регистр 2 на вход 34 устройства

; поступает второй импульс опроса. При этом блок 6 снова подтверждает наличие ошибки. Если блоком 7 ошибка не обнаружена, то на его первом вьгходе по вл етс  сигнал отсутстви  ошибки, который через элемент ИЛИ 29 поступает на выход 37 устройства, а через элемент И 23, на другом входе которого присутствует единичный потенциал с инверсного выхода триггера 8, поступает на адресньй вход А1 мультиплексора 13, подготавлива  его дл  . вьщачи информации на выход 36 устрой- 5 ства по второму каналу, т.е. с выхода регистра 2. Считьюание достоверно прин того в регистр 2 кодового блока Xj осуществл етс  также под действием синхроимпульсов частоты f.

Если и после приема второго кодового блока Xj. обнаружена ошибка в

« блоке 7, то под действием импульса, - поступающего на вход 34, на вторьк

35

40

50

выходах блоков 6 и 7 обнаружени  оши-

бок одновременно по вл ютс  единичные потенциалы. При этом срабатьшает элемент И 16, так как на его третьем входе присутствует единичный потен

5

35

5

40

5

50

Так как вектор надежности Е задает , программу сдвига в регистре 3, то на первом цикле коррекции, т.е. дл  первого теста Т,, сдвиг информации

в регистре 3 осуществл етс  по перед- нему фронту первого импульса на вьтхо- де сумматора 10. Если, например, несовпадение в третьих разр дах первого и второго кодовьк слов к и х, то первый импульс по вл етс  на вьгходе сумматора 10 только на третьем такте () в первом цикле (j 1) коррекции . По этому сигналу осуществл етс  сдвиг в регистре 3, и он перехо- дит в состо ние О...Oil. Наличие единицы в нулевом разр де (п) регистра 3, с выходом которого св зан вход элемента И 19, обеспечивает про- хождение единичного сигнала с выхода сумматора 10 через задержанный на врем  срабатывани  регистра 3 вход элемента И 19 ка входы сумматоров 11 и 12 только на третьем такте работы устройства в первом цикле коррекции. Это соответствует инвертированию сумматорами 11 и 12 содержимого третьих разр дов кодовых слов х и х. Следующий единичньш сигнал с выхода сум- матора 10 осуществл ет второй сдвиг в регистре 3 и переводит его в состо ние 0...001, а также инвертирует содержимое соответствующих разр дов кодовых слов х и х,2. Приход третье- 1.го. импульса с сумматооа 10 переводит регистр 3 в состо ние 0...000. Такое состо ние регистра 3 свидетельствует о том, что больше ни на одном такте работы устройства в первом цикле коррекции с выхода элемента И 19 единич ный сигнал сниматьс  не будет. Если первый тест совпадает с -вектором ошибки в первом х ипи во втором х. кодовом слове, то происходит коррек- ци  fисправлениеJ этой ошибки. Результат суммиров ани  по модулю два кодового слова х с первым тестом Т, с выхода сумматора 11 через элемент ИЛИ 25 поступает на вход блока 6, где провер етс  на достоверность, а результат суммировани  по модулю два кодового слова х с первым тестом Т с выхода сумматора 12 через элемент ИЛИ 26 поступает на вход блока 7, где провер етс  на достоверность. Если ошибка не обнаружена блоком 6, то состо ние счетчика 4 не мен етс , в регистр 3 задержанным импульсом опроса записываетс  снова номер первого теста, и мультиплексор 13 через элемент И 22 подготавливаетс  дл  вьщач информации на выход 36 устройства по третьему каналу. Если блок 7 ошибку

О Q с

5

0

5

не обнаруживает, то также в регистр 3 записываетс  номер первого теста, мультиплексор 13 через элемент И 24 подготавливаетс  дл  выдачи информации на выход 36 устройства по четвертому каналу. Таким образом, с выхода 36 устройства по окончании первого цшсла коррекции в случае необнаружени  ошибок блоком 6 считьгоаетс  кодовое слово X, + Т - V, так как в этом случае Т, 1, , а в случае необнаружени  ошибок блоком 7 считьтаетс  кодовое слово X 2 + Т V, так как в этом случае т, 1. Если.оба блока 6 и 7 обнаруживают ошибку, то устройство переходит на второй цикл коррекции . По импульсу опроса блоки 6 и 7 выдают сигналы наличи  ошибки, за счет чего срабатьшает элемент И 17 и сигнал с его выхода вычитает единицу из счетчика 4 (0...10), состо ние которого записьшаетЬ  в регистр 3 (0...100).

В дальнейшем работа устройства аналогична работе на первом цикле коррекции. Отличие состоит лишь в том, что при первом сдвиге (т.е. на первой единичной позиции вектора надежности Е) в ре.гистре 3 его нулевой разр д не пpшiимaeт ед ничного значени , так как состо ние регистра 3 0...010. Нулевой разр д п регистра 3 на втором цикле коррекции (j 2) принимает единичное значение только на такте, соответствующем номеру второго единичного разр да вектора на- дежности Е.-Это означает, что коррекци  ошибки в кодовых словах х и х, происходит только на позиции, соот- ветствующей номеру второго единичного разр да вектора надежности Е.

В случае необнаружени  ошибки блоком 6 на выходе 36 считьюаетс  кодовое слово х + Т 2, так как в этом случае Т 1, , при необнаружении ошибки блоком 7 на выходе 36 считываетс  кодовое слово х, + Т, так как при этом Т 1. Если блоки 6 и 7 в этих -кодовых словах обнаруживают . ошибку, то устройство переходит на третий цикл коррекции.

Режим коррекции продолжаетс  до тех пор, пока не будет найден вектор ошибок 1 Тj или 1 TJ .либо пока состо ние счетчика 4 в процессе вычитани  не станет равньп нулю, что свидетельствует о наличии неиспрайимь х ошибок в кодовых словах х и «,т. е. ошибок в одноименных разр дах кодовмх сло X . и X,

и бессмысленности дальней- коррекции до величины S

1 z ших циклов

, ,- - 2 2. При обнулении счетчика 4 на всех его инверсных выходах, подключенных к многовходовому элементу И 18, по вл ютс  ед1шичные потенциалы , триггер 9 в режиме коррекции переводитс  в единичное состо ние, поэтому приход импульса опроса на вход 34 обеспечивает по вление единичного потенциала на выходе элемента И 18, который через элемент ИЛИ 30 поступает на выход 38 устройства, сигнали зиру  об отказе от декодировани .

Таким образом, поскольку процедура коррекции осуществл етс  одновременно по двум кодовым блокам : и х (ведетс  одновременный поиск векто- ров ошибок 1 или .) то число циклов коррекции сокращаетс  в два раза что повышает быстродействие устройства .

Ф.ормула изобретени 

Декодирующее устройство, содержащее первый триггер, вход установки в 1 которого  вл етс  установочным входом устройства, а пр мой выход соединен с первыми входами первого и второго элементов И., инверсньй выход первого триггера соединен с первыми входами третьего и четвертого элементов И, вторые входы первого и третьего элементов И объединены и  вл ютс  информационным входом устройства, первый элемент ИЛИ, выход которого соединен с информационным входом первого блока обнарУ;Жени  ошибок, первый выход которого, соединен с вторым входом второго элемента И, второй выход первого блока обнаружени  ошибок соединен с входом установки в О первого триггера и первым входом п того элемента И, выход которого соединен со счетным входом счетчика, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с информационным входом первого регистра, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с информационным входом второго регистра, выход которого соединен с вторым вхо- iдом третьего элемента ИЛИ, тактовые входи первого и второго регистров

0

5

0

5

0

5

5

объединены и  вл ютс  тактовым входом устройства, выход первого регистра соединен с вторым входом второго элемента ШИ, первым информационным входом мультиплексора и первым входом первого сумматора, выход которого соединен с первыми входами шестого, седьмого элементов И и с первым управл ющим входом третьего регистра, пр мые выходы счетчика соединены с одноименными информационными входа- ми третьего регистра, управл ющие входы третьего регистра и перв.ого блока обнаружени  ошибок объединены и  вл ютс  управл ющим входом устрой- -ства, выход третьего регистра соединен с вторым входом седьмого элемента И, выход которого соединен с первым входом второго сумматора, выход которого соединен с первым входом первого элемента ИЛИ и вторым информационным входом мультиплексора, выход шестого элемента И соединен с входом четвёртого регистра, первый выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого  вл етс  первым управл юпщм выходом устройства, выходы второго и четвертого элементов И соединены соответственно с первым и вторым адресными входами мультиплексора, выход которого  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него, введены второй триггер, второй блок. (

5

обнаружени  ошибок, восьмой - одиннадцатый элементы И, п тый - седьмой Q элементы IfflH и третий сумматор, второй вход первого элемента ИЛИ под- :ключен к выходу первого элемента И,. первый вход третьего сумматора подключен к выходу седьмого элемента И, выход третьего сумматора соединен с третьим информационным входом мультиплексора и первым входом п того элемента ИЛИ, второй вход- и выход которого подключены соответственно к выходу третьего элемента И и информационному входу второго блока обнаружени  ошибок, управл ющий вход которого объединён с первьтми входами восьмого и дев того элементов И и подключен к управл ющему входу устройства , первый выход второго блока обнаружени  ошибок соединен с первыми входами шестого элемента ИЛИ, дес того элемента И и с вторым входом

0

15

четвертого элемента И, второй выход блока обнаружени  ошибок соединен с вторыми входами п того, восьмого элементов И и входом установки в 1 второго триггера,- пр мой выход которого соединен с третьим входом п того элемента И, вторыми входами дев того , дес того и первым входом одиннадцатого элементов И, инверсный вы- ход второго триггера соединен с третьим входом восьмого элемента И и вторым входом шестого элемента И, третий вход которого подключен к инверсному выходу первого триггера, вы ход восьмого элемента И соединен с тактовым входом счетчика и первым входом седьмо.го элемента ИЛИ, второй вход которого подключен к выходу п того элемента И, вторые выходы чет- вертого регистра .соединены с .одноименными информационными входами счетчика, инверсные выводы которого

16

соединены с одноименными третьими входами дев того элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, вторые входы первого и второго сумматоров подключены к выходам соответственно третьего элемента ИЛИ и первого регистра, вторые входы .одиннадцатого элемента И и шестого элемента ИЛИ объединены и , подключены к первому выходу первого блока обнаружени  ошибок, выходы дес того и оданнадцатого элементов И соединены соответственно с третьим и четвертым адресными входами мультиплексора , четвертый информационный вход КОТОРОГО Объединен с вторым входом третьего сумматора и подключен к выходу второго регистра, выходы шестого и седьмого элементов ИЛИ  вл ютс  соответственно вторым и третьим управл ющими выходами устройства.

Claims (1)

1. Формула изобретения

   Декодирующее устройство, содержащее первый триггер, вход установки в 1 которого является установочным 30 входом устройства, а прямой выход соединен с первыми входами первого и второго элементов И, инверсной выход первого триггера соединен с первыми входами третьего и четвертого элементов И, вторые входы первого и третьего элементов И объединены и являются информационным входом устройства, первый элемент ИЛИ, выход которого соединен с информационным входом пер- дд вого блока обнаружения ошибок, первый выход которого соединен с вторым входом второго элемента И, второй выход первого блока обнаружения ошибок соединен с входом'установки в ”0 45 первого триггера и первым входом пятого элемента И, выход которого соединен со счетным входом счетчика, выход первого элемента И соединен с первым входом второго элемента ИЛИ, 5Q выход которого соединен с информационным входом первого регистра, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с инФормационным входом второго регистра, выход которого соединен с вторым вхо~ iдом третьего элемента ИЛИ, тактовые входы первого и второго регистров равняющим входом третьего регистра, прямые выходы счетчика соединены с одноименными информационными входами третьего регйстра, управляющие входы третьего регистра и перв.ого блока обнаружения ошибок объединены и являются управляющим входом устройства, выход третьего регистра соединен с вторым входом седьмого элемента И, выход которого соединен с первым входом второго сумматора, выход которого соединен с первым входом первого элемента ИЛИ и вторым информационным входом мультиплексора, выход шестого элемента И соединен с входом четвёртого регистра, первый выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого является первым управляющим выходом устройства, выходы второго и четвертого элементов И соединены соответственно с первым и вторым адресными входами мультиплексора, выход которого является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него, введены второй триггер, второй блок. обнаружения, ошибок, восьмой - одиннадцатый элементы И, пятый - седьмой элементы ИЛИ и третий сумматор, второй вход первого элемента ИЛИ подключен к выходу первого элемента И,. , первый вход третьего сумматора подключей к выходу седьмого элемента И, выход третьего сумматора соединен с третьим информационным входом мультиплексора и первым входом пятого элемента ИЛИ, второй вход- и выход которого подключены соответственно к выходу третьего элемента II и информационному входу второго блока'обнаружения ошибок, управляющий вход которого объединён с первыми входами восьмого и девятого элементов И и подключен к управляющему входу устройства, первый выход второго блока обнаружения ошибок соединен с первыми входами шестого элемента ИЛИ, десятого элемента И и с вторым входом '52241 четвертого элемента И, второй выход блока обнаружения ошибок соединен с вторыми входами пятого, восьмого элементов И и входом установки в 1 второго триггера,· прямой выход кото-' $ рого соединен с третьим входом пятого элемента И, вторыми входами девятого, десятого и первым входом одиннадцатого элементов И, инверсный выход второго триггера соединен с третьим входом восьмого элемента Ии вторым входом шестого элемента И, третий вход которого подключен к инверсному выходу первого триггера, выход восьмого элемента И соединен с тактовым входом счетчика и первым входом седьмого элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, вторые выходы чет- 20 вертого регистра соединены с одноименными информационными входами счетчика, инверсные выкоды которого соединены с одноименными третьими входами девятого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, вторые входы первого и второго сумматоров подключены к выходам соответственно третьего элемента ИЛИ и первого регистра, вторые входы .одиннадцатого элемента И и шестого элемента ИЛИ'объединены и . подключены к первому выходу первого блока обнаружения ошибок, выходы десятого и одиннадцатого элементов И соединены соответственно с третьим и четвертым адресными входами мультиплексора, четвертый информационный вход которого объединен с вторым входом третьего сумматора и подключен к выходу второго регистра, выходы шестого и седьмого элементов ИЛИ являются соответственно вторым и третьим управляющими выходами устройства.