SU1485245A1

SU1485245A1 - Устройство для обнаружения ошибок 2

Info

Publication number: SU1485245A1
Application number: SU874336928A
Authority: SU
Inventors: Irina N Andreeva; Gennadij E Anikeev; Gennadij A Borodin; Andrej A Kozhukhov
Original assignee: Mo Energeticheskij Institut
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-07

Description

Изобретение относится к вычислительной технике, а именно к устройствам обнаружения ошибок в запоминающих устройствах, и может быть использовано для контроля запоминающих устройств с последовательным доступом, Цель изобретения - повышение быстродействия устройства. Устройство для обнаружения ошибок содержит пре⁴обраэователь 1 кода, блок 2 синхронизации, формирователь 3 сигнала типа ошибки, блок 4 сравнения, блок 5 памяти, блок 6 элементов И, коммута* тор 7, регистр 8 данных, одновибратор 9, первый 10 и второй II счетчики и дешифратор 12. 2 ил.

Фиг. 1

ЗЦ 1485245 А1

3

1485245

4

Изобретение относится к вычислительной технике, а именно к устройствам обнаружения ошибок в запоминающих устройствах с последовательным $ доступом.

Цель· изобретения - повышение быстродействия устройства.

На фиг.1 представлена функциональная схема устройства; на фиг.2 - схе- ю ма преобразователя кода.

Устройство для обнаружения ошибок (фиг.1) содержит преобразователь 1 кода, блок 2 синхронизации, формирователь 3 сигнала ошибки, блок 4 срав- 15 нения, .блок 5 памяти, блок 6 элементов И, коммутатор 7, регистр 8 данных, одновибратор 9, первый и второй счетчики 10 и 11 и дешифратор 12.

На фиг.1 показаны также информацион- 20 ный вход 13, вход 14 установки, управляющий вход 15, вход 16 синхронизации, с первого по седьмой выходы 17-23 устройства, а также выходы первой-четвертой групп. 24-27 преоб- 25 разователя кода.

Преобразователь 1 кода (фиг,2) содержит триггеры 28-40, сумматоры 41-47 по модулю два, элементы НЕ 48 и 49, элемент И-ИЛИ 50 и элемент К 51 . 30

Устройство для обнаружения ошибок работает следующим образом,

В основе работы устройства лежит · разбиение информационной последовательности на секторе по с разрядов.

При обнаружении места расположения ошибки вычисляется не номер первого из пакетов ошибочного разряда, а номер сектора 8Р(х) и номер первого ошибочного разряда в секторе. Положение пакета ошибки в секторе определяется не более, чем за (с-1) сдвигов, а номер сектора находится путем математических преобразований.

Перед приемом информации при кодировании и декодировании по входу 14 установки происходит обнуление регистра сдвига преобразователя 1, блока 2, формирователя 3, регистра 8 и счетчиков 10 и 11,

При кодировании информация по входу 13 поступает в преобразователь 1 . кода. При этом блок 2 вырабатывает две синхросерии С1 и С2, которые обеспечивают сдвиг информации в течение 120 тактов. Первые 108 тактов идет прием информационных разрядов в сдвиговый регистр при замкнутой об35

ратной связи. По окончании приема сигнал с третьего выхода блока 2 закрывает элемент И-ИЛИ 50, обратная связь размыкается и полученные избыточные разряды кода по выходу 20 устройства поступают на запись в накопитель внешней памяти. Через 120 тактов работа устройства заканчивается.

При декодировании информация поступает в преобразователь 1, где снова производится деление на порождающий полином. После того, как будут приняты все I20 бит, формирователь 3 сигнала ошибки производит анализ содержимого всех триггеров 29-40. Если все триггеры сброшены, на выходе 21 устройства установится "0", что означает, что ошибки не обнаружено. Если хотя бы один триггер содержит "1", на выходе 21 устанавливается "1", т.е. в принятой информации содержится ошибка. По этому си1— налу содержимое триггеров 37-40 четвертой части.преобразователя 1 по выходам 27 через коммутатор 7 записывается в регистр 8 данных. Эта передача обеспечивается импульсами от одновибратора 9 на коммутатор 7 и регистр 8.

Далее начинается второй этап декодирования - обнаружение места ошибки и получение ее картины. С момента получения сигнала ошибки идет подсчет синхроимпульсов в счетчике 1 1 , Он продолжается до тех пор, пока блок 4 не выработает сигнал совпадения содержимого триггеров 29-32 и 37-40, а элемент И-ИЛИ 50 не зафиксирует нулевого содержимого триггеров 33 и 34. Если эти сигналы не будут получены за восемь тактов (что соответствует степени двучлена из’ полинома Р(х)), то дешифратор 12 выработает сигнал некорректируемой ошибки по выходу 23 устройства.

Сигнал с элемента Й-ИЛИ 50 и от блока 4. устанавливает на первом выходе формирователе 3 "1", По этому сигналу прекращается подсчет синхроимпульсов в счетчже 1 1 ‘, содержимое счетчика 11, определяющее положение пакета ошибки внутри сектора, передается по выходам 19 устройства', содержимое триггеров 35 и 36 преобразователя 1 (которые содержат пакет ошибок Ъ(х) поступает на адресные

1485245

входы блока 5 памяти, на выходе которого имеется полином, являющийся обратным к полиному пакета ошибок Ь(х) по модулю х⁴+х+1, т.е,

Ь~’(х)Ъ(х) = 1 по модулю х^ч+х+1; прекращается поступление синхросерии С2 на триггеры 33-40 и начинается подача синхроимпульсов на регистр 8 и счетчик 10,

Вычисление указателя сектора производится в соответствии с формулой 5Р(х)=5(х)Ъ~ (х)х"·¹ по модулю х⁴+х+1.

Для вычисления указателя сектора 5Р(х), в котором произошла ошибка, используются первая часть преобразователя 1, регистр 8, блок 6, коммутатор 7 и счетчик 10, В течение первых четырех тактов производится умножение содержимого регистра 8, который содержит 5(х), на Ь' (х), При этом разряды 5(х) последовательно поступают на первые входы элементов И блока 6, в то время как Ь^-<(х) в параллельном коде поступает на вторые входы элементов К блока 6, Выходы элементов И блока 6 соединены с входами сумматоров 42-45 по модулю два. Процесс поступления информации сопровождается синхросигналами,поступающими на триггеры 29-32, Через четыре такта содержимое триггеров 29-32 переписывается через коммутатор 7 в регистре, который осуществляет хранение промежуточного . результата , Передача информации через коммутатор 7 и запись ее в регистр 8 осуществляется по сигналу с первого выхода счетчика 10.

Этот же сигнал является сигналом обращения к второй части блока 5 памяти. На адресные входы блока 5 поступают данные с выхода счетчика 11. В результате на выходе имеем величину х'¹, являющуюся обратной многочлену х¹, т.е. χΊ х⁾⁼ 1 по модулю х⁴+х+1.

Следующие четыре такта требуются для вычисления ЗР(х). Для этого результат первого умножения перемножается с х'¹ . При этом содержимое регистра 8 в последовательном коде пода- ι ется на первые входы элементов И блока 6, а х^ в параллельном коде - на_чвторые входы этих элементов. Через четыре такте сигналом с второго выхода счетчика 10 останавливается ра- ι бота устройства. Этот же сигнал по выходу 18 устройства поступает в систему, определяя момент завершения поиска местоположения ошибки. При этом

на выходах 17 устройства присутствует сигнал, представляющий собой пакет ошибок, ио выходам 22 - указатель

₅ сектора, в котором произошла ошибка, по выходу 19 - номер первого ошибочного разряда в секторе.

Таким образом, обнаружение пакета ошибок и его расположения осуществляЮ ется за с+2т-1 тактов вместо п.

Claims

Формула изобретения

Устройство для обнаружения ошибок,

15- содержащее преобразователь кода, первые и вторые выходы которого соединены соответственно с первыми и вторыми входами блока сравнения, третьи выходы преобразователя кода соединено ны с первыми входами блока памяти и являются первыми выходами устройства, выходы блока памяти соединены с соответствующими первыми входами блока элементов И, выходы которого соедине25 ны с первыми входами преобразователя кода, второй и третий входы которого являются соответственно информационным и управляющим входами устройства, и первый счетчик, первый выход которого является вторым выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены блок синхронизации, дешифратор, одновибратор, регистр данных, второй счетчик, формирователь сигнала ошибки и коммутатор, выходы которого соединены с первыми входами регистра данных, выход которого соединен с вторым входом блока элементов И, первый, второй и третий выходы блока синхронизации соединены соответственно с четвертым, пятым и шестым входами преобразователя кода, четвертый выход которого соединен с первым входом формировате·; ля сигнала ошибки, первый выход которого соединен с вторым входом блока памяти и первым входом блока синхронизации,четвертый выход которого соединен с первым входом второго счетчика, выходы которого соединены с входами дешифратора, третьими входами блока памяти и являются третьими выходами устройства, пятый выход блока синхронизации соединен с вторым входом регистра данных и первым входом первого счетчика, второй выход которого соединен с четвертым входом блока памяти и первыми входами коммута7

1485245

8

тора и одновибратора, первый и второй

^выходы которого соединены соответственно с третьим входом регистра данных и вторым входом коммутатора, третий и четвертый входы которого подключены соответственно к первым и вторым выходам преобразователя кода, пяТый выход которого является четвертым выходом устройства, шестой выход ιθ блока синхронизации соединен с вторым входом формирователя сигнала ошибки,второй выход которого соединен с третьим входом блока сравнения, вторым входом одновибратора и вторым 15 входом блока синхронизации и является пятым выходом устройства, третий, четвертый и пятый входы формировате- ¹ля сигнала ошибки подключены соответственно к третьему, первому и второму выходам преобразователя кода, выход блока сравнения соединен с шестым входом формирователя сигнала ошибки, третий вход блока синхронизации подключен к первому выходу первого счетчика, четвертый вход блока синхронизации является входом синхронизации устройства, седьмой вход преобразователя кода, пятый вход блока синхронизации, вторые входы пербого и второго счетчиков и четвертый вход регистра данных объединены и являются входом установки устройства, первый выход преобразователя кода и выход дешифратора являются соответственно шестым и седьмым выходами устройства.