SU1591006A1

SU1591006A1 - Устройство для преобразования координат

Info

Publication number: SU1591006A1
Application number: SU884608342A
Authority: SU
Inventors: Leonid M Zhavoronkov; Aleksandr G Lebedev
Original assignee: Mo I Elektronnoj Tekhniki
Priority date: 1988-11-21
Filing date: 1988-11-21
Publication date: 1990-09-07

Description

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, осуществляющих преобразование координат. Целью изобретения является расширение функциональных возможностей за счет возможности поворота исходной системы координат относительно неподвижной опорной и повышение точности вычислений. Устройство содержит первый! и второй 2 входные регистры, первый мультиплексор 3, блок 4 умножения, блок 5 памяти модуля синуса, второй мультиплексор 6, первый 7 и второй 8 сумматоры, третий входной регистр 9, счетчик 10, буферные регистры 11-13 соответственно с первого по третий, третий сумматор 14, распределитель импульсов 15. 1 з.п. ф-лы, 3 ил.

IV

Фиг /

3 1591006 4

Изобретение относится к вычислительной технике и может быть применено в специализирован ных преобразователях координат.

Цель изобретения - расширение функ- 5 циональных возможностей за счет поворота исходной системы координат относительно неподвижной опорной и повышение точности вычислений. *

На фиг.1 представлена функциональная 10 схема устройства: на фиг.2 - функциональная схема блока умножения; на фиг.З - функциональная схема распределителя импульсов.

Устройство содержит первый и второй 15 входные регистры 1 и 2. первый мультиплексор 3, блок 4 умножения, блок 5 памяти модуля синуса, второй мультиплексор 6, первый сумматор 7, второй сумматор 8, третий входной регистр 9, счетчик 10, буферные 20 регистры 11 — 13 соответственно с первого по третий, третий сумматор 14, распределитель 15 импульсов. Блок умножения содержит мультиплексор 16, первый сумматор 17, первый'18 и второй 19 регистры, узел 20 25 инверсии разрядов, триггер 21, второй сумматор 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, коммутатор 24, регистр 25 сдвига, элемент 26 задержки, вход 27 сброса, вход 28 записи, первый 29 и второй 30 тактовые 30 входы, первый 31 и второй 32 входы режима.

Распределитель импульсов содержит счетчик 33. элемент 2 ИЛИ 34, дешифратор 35, генератор 36 импульсов, первый эле- 35 мент И 37, первый 38 и второй 39 триггеры, второй 40 й третий 41. четвертый 42 и пятый 43 элементы И, элемент 44 задержки.

Устройство работает следующим образом. 40.

Устройство реализует следующий алгоритм:

У(к)=Х· |«т ^К+7+^|5дпС+ ₄₅

+ Υ|δίηθ^Ι<+9!>| 5дп5,

где Χ.Υ - проекции вектора на оси прямоугольных координат; ,50

У(к)~ мгновенный отсчет выходного сигнала (к - 1,2.....Ν; N - количество отчетов за

период повторения сигнала);

φ - утоп поворота исходной системы координат относительно неподвижной 55 опорной;

5дпС, 5дп5 - знаки косинуса и синуса.

Исходные координаты вектора Χ.Υ поступают на информационные входы входных регистров 1 и 2 в дополнительном коде, а на информационный вход регистра 9 поступает код у? угла поворота координатных осей. Устройство должно вычислить мгновенные значения У(к) синусоидального сигнала, амплитуда которого равна модулю вектора, а фаза является его аргументом. Начало отсчета фазы задается импульсом, поступающим на вход сброса счетчика 10 с периодом повторения Т. Запись информации во входные регистры 1,2 и 9 и накопление содержимого счетчика 10 происходит с шагом квантования Ти - Т/Ν. Содержимое счетчика 10 периодически возрастает по линейному закону и суммируется с кодом φ , записанным во входном регистре 9. На выходе второго сумматора 8 формируется код к = 1,2,..., (Ν-1) текущей фазы, к которому в первом сумматоре 7 добавляется константа Ν/4, вносящая фазовое смещение на угол 90°. Распределитель 15 импульсов делит интервал Т^к на две примерно равные части и поочередное помощью второго мультиплексора 6 подключает к адресному входу блока 5 памяти модуля синуса выходы первого и второго сумматоров 7 и 8. В первой половине каждого шага Тк из блока 5 памяти модуля синуса считывается последовательность |СОЗ | .сопровождаемая знаком

5дпС на выходе старшего разряда второго мультиплексора 6. Во второй половине шага Тк в тех же точках устройства наблюдаются отсчеты ] 5ΐη I Синхронно с коммутацией второго мультиплексора 6 выходы входных регистров 1 и 2 поочередно соединяются через первый мультиплексор 3 с входом первого сомножителя блока 4 умножения. На выходе блока 4 умножения в первой половине шага Тк появляются отсчеты второго слагаемого. Пока идет вычисление второго слагаемого, первое хранится во втором буферном регистре 12 и в конце интервала Тк переписывается в третий буферный регистр 13 одновременно с записью второго слагаемого в первый буферный регистр 11. При этом на выходе третьего сумматора 14 происходит смена значения У(к).

Последовательность вычислений обеспечивается распределителем 15 импульсов следующим образом. В пределах одного шага Тк, который задается импульсами на входе элемента 2 ИЛИ 34, формируются два цикла умножения, первый из которых начинается с приходом импульса Тк, а второй сразу по окончании первого цикла. Длительность цикла определяется количеством разрядов модуля множителя, так как

5

1591006

6

умножение выполняется параллельно-последовательны'м способом. Импульс Тк обнуляет счетчик 33. После умножения дешифратор 35 выдает импульс сброса счетчика 33, обеспечивая тем самым повторение цикла. Состояние второго триггера 39 соответствует номеру цикла: импульс Тк записывает в нем "1", а дешифратор 35 возвращает в состояние ”0". В первом такте дешифратор 35 открывает элемент И 37, на выходе которого появляется команда записи множителя в регистр 25 сдвига. Во втором такте дешифратор 35 устанавливает первый триггер 38 в состояние ”1", а по окончании умножения возвращает его в состояние "О". Первый триггер 38 открывает элементы И 42 и 43. На выходе элемента И

42 возникает серия импульсов сдвига для регистра 25 сдвига, а на выходе элемента И

43 - серия импульсов записи для триггера 21. Сигналы записи в регистры 18 и 19 формируются на входе 28. По окончании умножения дешифратор 35 открывает элементы И 40 и 41, но второй триггер 39 разрешает прохождение тактового импульса через элемент И 41 только в первом цикле, а через элемент 40 - только во втором. Первый из них служит командой записи произведения во второй буферный регистр 12, а второй в первый и третий буферные регистры 11 и

13. Период повторения Т_г генератора 36 выбирается из условия Тк 2М Т_г, где М количество тактов в цикле умножения.

Умножение в блоке 4 выполняется следующим образом. Число, записанное в регистре 25 сдвига во втором такте цикла умножения, в течение следующих тактов с третьего по М-й сдвигается вправо, благодаря чему на выходе регистра 25 множитель появляется в последовательном коде младшим разрядом вперед. Если цифра множителя равна ”1”, то мультиплексор 16 пропускает код множимого на вход первого сумматора 17. В противном случае на тот же вход поступает "0". Первый сумматор 17 к содержимому второго регистра 19, уменьшенному вдвое, добавляет код множимого, благодаря чему образуется очерёдное частичное произведение. Цифра младшего разряда второго регистра 19 запоминается в триггере 21 и учитывается в очередном такте как цифра переноса в первом сумматоре 17. Новое частичное произведение запоминается в первом регистре 18 и. в том же такте переносится во второй регистр 19. Во втором регистре 19 накапливается полное произведение со знаком множимого. Знак множителя поступает через коммутатор 24 на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 и сравнивается с цифрой знакового разряда

второго регистра 19. Знак произведения формируется на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 как сумма цифр по модулю 2. Если цифра множителя равна нулю, то число с выхода второго регистра 19 повторяется на выходе второго сумматора 22 без . изменения. В противном случае оно предварительно инвертируется поразрядно узлом 20 инверсии и к нему добавляется единица младшего разряда. «·

Claims

Формулаизобретения

1. Устройство для преобразования координат, содержащее счетчик, первый сумматор и блок памяти модуля синуса, причем выход счетчика соединен с входом первого слагаемого первого сумматора, отличающееся тем. что, с целью расширения функциональных возможностей за счет поворота исходной системы координат относительно неподвижной опорной и повышения точности вычислений, в него дополнительно введены два мультиплексора, второй и третий сумматоры, три буферных регистра, три входных регистра, блок умножения и распределитель импульсов, причем входы абсциссы и ординаты устройства соединены соответственно с первым и вторым входными регистрами, выходы которых соединены с первым и вторым информационными входами первого мультиплексора, выход которого соединен с входом первого сомножителя блока умножения, информационные входы второго сомножителя которого соединены с выходами блока памяти модуля синуса, адресный вход которого соединен с выходами младших разрядов второго мультиплексора, выход старшего разряда которого соединен с входом знакового разряда второго сомножителя блока умножения, первый и второй информационные входы второго мультиплексора соединены с выходами соответственно первого и второго сумматоров, входы первого и второго слагаемых второго сумматора соединены соответственно с входом константы устройства и выходом первого сумматора, выход блока умножения соединен с информационными входами первого и второго буферных регистров, выход второго буферного регистра соединен с информационным входом третьего буферного регистра, выходы первого и третьего буферных регистров соединены соответственно с входами первого и второго слагаемых третьего сумматора, выход которого соединен с выходом резуль тэта устройства, вход периода преобразования которого соединен с входом сброса счетчика, вход шага квантования устройства соединен с синхронизирующими входами всех входных регистров, счетным входом

7

1591006

8

сметчика и входом запуска распределителя импульсов, первый тактовый выход которого соединен с входом сброса блока умножения, второй тактовый выход распределителя импульсов соединен с входом стробирования записи блока умножения, третий и четвертый тактовые выходы распределителя импульсов соединены соответственно с первым и вторым тактовыми входами блока умножения, пятый и шестой тактовые выходы распределителя импульсов соединены с первым и вторым входами режима блока умножения и управляющими входами первого и второго мультиплексоров, седьмой тактовый выход распределителя импульсов соединен с синхронизирующим входом второго буферного регистра, восьмой тактовый выход распределителя импульсов соединен с синхронизирующими входами первого и третьего буферных регистров, вход угла устройства соединен с информационным входом третьего входного регистра, выход которого соединен с входом второго слагаемого первого сумматора.
2. Устройство по п,1,о тличающееся тем, что, с целью упрощения, блок умножения содержит два сумматора, мультиплексор, триггер, коммутатор, регистр сдвига, два регистра, триггер, узел инверсии разрядов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент задержки, причем вход первого сомножителя блока соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с входом константы "О", управляющий вход мультиплексора соединен с выходом регистра сдвига, вход разрешения записи и вход сдвига которого соединены соответственно с входом сброса и входом

записи блока, информационный вход регистра сдвига соединен с информационными входами второго сомножителя блока, первый и второй входы режима и вход знакового разряда второго сомножителя блока соединены соответственно с первым и вторым информационными и управляющими входами коммутатора, первый тактовый вход блока соединен с синхронизирующим входом первого регистра и через элемент задержки с синхронизирующим входом третьего регистра, вход сброса которого соединен с одноименным входом блока, выход мультиплексора соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом третьего регистра, информационный вход которого соединен с выходом второго регистра, информационный вход которого соединен с выходом первого сумматора, вход переноса которого соединен с выходом триггера, синхронизирующий вход которого соединен с вторым тактовым входом блока, а информационный вход соединен с выходом младшего разряда второго регистра, выход знакового разряда второго регистра соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого объединен с входом переноса второго сумматора разрядов, управляющим входом узла инверсии и соединен с выходом коммутатора, информационный вход узла инверсии разрядов соединен с выходом второго регистра, выход узла инверсии разрядов соединен с входом первого слагаемого второго сумматора, вход второго слагаемого которого соединен с входом константы "О", выход второго сумматора соединен с выходом блока.

1591006

фиг.З