SU1247893A1 - Интерпол тор функций двух аргументов - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и позвол ет сократить врем  интерпол ции функций двух аргументов за счет независимого формировани  слагаемых и сомножителей в интерпол ционном выражении, которое имеет следующий вид: q)f;j + .i +. qf,,j.,, при р -ь q)f4,,, +(1-p)fi. - 4)fi,Vi , при р + q:5l, (Л н 00 ko со

Description

1

где f., , f,,,j , f;,,,, , fu,,J.i -- зна чени  функции Z, соответствующие парам значений узловых точек аргумен- тов Х; Yi , X,,-, Y. , X,Y,,i ,X,,,Y,.

ближайшим к точкам Х, ph, Y- + qk, h и k - поссто нный шаг размещени  узловых, точек по ос м X и Y соответственно , Og:qtlHO pi1- переменные , определ ющие положение аргументов X и Y в пределах шага соот- аетственно, X,, Yj - ближайшие значени  узловых точек по ос м X и У

247893

соответственно, меньших аргументоз X и Y соответственно. Интерпол тор содержит счетчики 1 и 2 старших разр дов первого и второго аргументов, регистры 3 и 4 младших разр дов первого и второго аргументов, блок 5 посто нной пам ти, сумматор 6, три сумматора 7, 8, 9 по модулю два, мультиплексор 10, умножитель-сумматор 11, буферный регистр 12, выход которого  вл етс  выходом интерполированного значени  функции. 1 ил.

Интерпол тор функций предназначен дл  использовани  в качестве аппаратного расширител  в ч икропроцессор ных системах и может найти применение в приборостроении, управл ющих и информационно-измерительных систел ax , |

Цель изобретени  - повьшение быстродействи  за счет независимого формировани  слагаемых и сомножителей в интерпол ционном выражении.

На чертеже изображена схема предлагаемого устройства.

Предлагаемое устройство содержит счетчики 1 и 2 старших разр дов первого и второго аргументов, регистры 3 и 4 младщих разр дов первого и второго аргументов,, блок 5 посто нной пам ти, сумматор 6, сумматоры 7, 8, 9 по модулю два., мультиплексор 10, умножитель-сумматор 11, буферный регистр 12, и блок управлени , который образуют триггеры 13 и 14, элементы И 15-22, элементы ИЛИ 23-255 элемент НЕ 26.

Устройство работает следующим образом.

; При приеме аргументов X и Y они раздел ютс  на группы старших разр дов X и Y, которые занос тс  в счет„чики 1 и 2, и группы младших разр дов , которые занос тс  в регистры 3 и 4 соответственно. Выполнение интерпол ции функции двух аргументов осуществл етс  по интерпол ционной формуле

Z

«.f(X. -f ph, Y. + qk)

-(1 - Р - q)f,; pf;,,, + qf.,.,.,, если р + q .с 1

(-1 + Р + q)fi.,,,4,, + (1 - p)f

и 1,J

+ (1 - q)fi,,., если Р + q 1,

.

i4j, j, i i ,j4iJ ,j4i

значени  функции, соответствующие парам значений узловых точек аргу- ментов X,Y, , X.J, , Х, Y,, , X;,, Y., ближайшим к XI + ph, Y ; + qk, где h - посто нный шаг размещени 

узловых точек по оси Х-, k - посто нный шаг размещени 

узловых точек по оси Y; - переменна , определ юща  положение аргумента Y в пределах шага квантовани ; переменна , определ юща  положение аргумента X в пределах шага квантовани ; X. - ближайшее значение узловой точки по оси X, меньшее аргумента XJ

Y - ближайшее значение узловой точки по оси YS меньшее аргумента Y

В интерпол торе функций X| и Yj представл ют собой значени  старших разр дов аргументов Х. и Y , заносимые в счетчики t и 2 соответственно. Коды, считываемые с этик счетчиков,.

выступают в роли адреса блока 5 посто нной пам ти, адресное слово кото- рого формируетс  путем объединени  значений X, и Y., считьшаемых со счетчиков . Значени  Р и q представл ют собой младшие разр ды кодов аргумен3

тов X и Y, считываемые с регистро 3 и 4 соответственно.

Процедура интерпол ции значений функции двух переменных выполн етс  в предлагаемом устройстве за три так та. Первый такт начинаетс  после выдачи сигнала на вход пуска устройства , синхронизируемого синхросерией С При этом триггеры 13 и 14 устанавливаютс  в нулевое состо ние, буферный регистр 12 обнул етс , а в счетчики

1и 2, регистры 3 и 4 занос тс  аргументы X и Y, разделенные на группы разр дов Xj., Х„, Yj , Y. Управл ющий код 00, устанавливаемый на триг- герах 13 и 14, поступает на логические элементы на входах счетчиков 1,

2и обеспечивает увеличение на единицу кода в счетчике. Управл ющий сигнал на вход +1 счетчика 1 поступает

с выхода элемента И 19, на который поступают сигналы с инверсных плеч триггеров 13 и 14. Такое изменение кода счетчика 1 обеспечивает адресацию узловой точки j , в блоке 5 посто нной пам ти. Коды входных регистров 3 и 4 поступают на входы первого и второго операндов сумматора 6 и суммируютс  в нем. Если сумма р + , то в первом такте нужно вы-

числить интерпол ционный член .р если р + , то вычисл етс  (1 - р)- f/ j .Значение указанного неравенства определ етс  по разр ду переноса сумматора 6, который поступает на третий вход управлени  мультнплек- сора 10 и на элементы 26, 16 и 18. Если разр д переноса равен О, то р + , если разр д переноса равен 1, то р + . В зависимости от значени  разр да переноса на выход М1 льти- плексора 10 поступает код с входа А или с входа В. Соответственно с входа А поступает код 1 - р, ас входа В -. код р. Последний поступает с пр мого выхода регистра 3, а код 1 - р формируетс  путем прибавлени  единицы в младший разр д инверсии кода р, снимаемого с инверсного выхода регистра 3. Это преобразование осуществл етс  в сумматоре по модулю два 7. Результат первого такта запоминаетс  в буферном регистре 12 при поступлении синхросигнала G, который устанавливает также в триггере 13 код 1, т.е код второго такта. Собственно умножение значени  узловой точки функции на код, считываемый с мультиплексора ;10, производитс  асинхронно и не тре1

в

- 5 . 10

15

о ,„

20

25

40

247893 . 4

бует сигналов управлени . Дл  реализации такого матричного умножител  - сумматора 11 целесообразно использование матричного умножител  типа К531ИК1.

Во втором такте производитс  вы- числение следующего частичного произведени  и суммирование его с результатом , полученным в первом такте . Частичное произведение, вычисл емое во втором такте, имеет вид (1 - - Р - q) f,j , если .бит переноса на выходе сумматора 6 равен нулю, и (р н- q - 1)fi+i,j,-i, если бит переноса на выходе сумматора 6 равен единице. Соответствующее изменение адреса пам ти обеспечиваетс  путем уменьшени  кода счетчика 1 на единицу , если бит переноса равен нулю, или путём увеличени  кода счетчика 2 на единицу, если бит переноса равен единице. Уменьшение кода счетчика 1 ос тцествл етс  подачей управл ющего сигнала на вход счетчика 1 через элемент И 15 и элемент ИЛИ 23. Увеличение кода счетчика 2 осуществл етс  подачей управл ющего сигнала на вход +1 этого счетчика через элемент И 18 и элемент ИЛИ 24. Сомножитель (1 - р - q) поступает на информационный вход С мультиплексора 1JI с выхода сумматора 8 по. модулю два, где к инверсии кода р т q добавл етс  единица младшего разр да . Сомножитель р - q - 1 поступает с пр мого выхода сумматора 6 при игнорировании единицы переноса. Пр мой выход сумматора 6 соединен в устройстве с информационным входом D мультиплексора 10. В зависимости от значени  бита переноса на выходе сумматора 6 управл ю1ций код на входе управлени  мультиплексора 10 обеспечивает подачу на выход мультиплексора 10 либо кода с входа С, либо кода с входа D, что и обеспечивает получение на входе Y матричного умножител -сумматора 11 искомого сомножител . Результат второго такта запоминаетс  в буферном регистре 12 при поступлении синхросигнала С, который устанавливает также в триггерах 13 и 14 код 01, т.е. код третьего такта.

4S

50

55

В третьем такте производитс  вычисление следующего частичного произведени  и суммирование его с результатом , полученным во втором такте . Частичное произведениеj вьгчисл е мое в третьем такте имеет вид q« fj j. j если: p + или (1 - q)s ftf.j., если p 4- „

Выбор табличного значени  функции пооизводитс  следую1р1м образом

Если бит переноса на вьссоде- сут.4ма тора 6 равен нулю,, то в счетчике I код не измен етс , а в счетчике 2 через элемент И 17 и элемент ИЖ 24 поступает управл ющими сигнал на вход +1, Если бит переноса ракен единице то управл ющий сигнал постутгает на вход -1 счетчика 1 через элемент И 16 и элемент ИЛИ 23 Сомножитель q или сомножитель 1 - q га)ступает на вход У матричного умнозю гтел  1 1 либо с входа ЕЭ ллбо с входа мультиа ексо- ра 10 в зависимости от значени  бита переноса. Формирование кода 1 - q в сумматоре 9 по модулю два осу1о;еств.л етс  та.юке как и в суг-маторах 7 н 8« Результат третьего такта запоьшна- етс  в буферном регистре 12 при поступлении синхросигнала С Поскольку третий такт это последний такт то .поступление синхросигнала на вход С буферного регистра 12 не должно сопровождатьс  изменением кода з триггерах 13 и 14,., Это обеспечиваетс  в устройстве следующим образом,.

После аервь,сх: двух тав;тов синхро- сигнш Ш поступает с выхода элеме,нта И 21J который в третьем такте блокируетс  сигналом с ,ииверсного Ш шча триггера 14 „ В св зи с э ,окм после третьего такта синхросигнала на счет вход триггера 13 не иост л хает. На вход С буферного регистра 12 симх . росигнал поступает через эо1емвнт И 22, который открываетс  сигналом с пр мого выхода триггера 14, Выходы элементов И 21 и 22 соедь:не ь с , дом С бу ферно,го регистра 12 через элемент ИЛИ 25, Признаком того,, что в устройстве наступит последний такт вычисленийS  вл етс  сигнал Готов ,,, считываемьй с пр мого вьпсода триггера 14„ При необходимости получени  стробированного признака готовности в качестве такового признака может быть использован сигнал на выходе элемента И 22,

Таким образом  в результате опиг санных тактов интерпол ции на выходе буферного pe-rHC fp,s. 12 сфор мровап ис комый результат.

0

0

;$

Ф о р м у л а и 3 о б р е т е н и  

Инте рпол тор функций дв5 аргументов , содержащий счетчики старших разр дов перв.ого и второго аргументов, блок посто нной пам ти, регистры младших разр дов первого н второго аргументов, сумматор, буферный регистр блок управлени , выходы счетчиков старпшх разр дов первого и рого аргументов подключены к первому и .второму адресным входам блока посто нной пам ти пр мые выходы регист- ров младших разр дов первого и второго аргументов подключены к входам первого и второго операндов сумматора , причем блок управлени  содержит два триггера, п ть элементов И, три элемента ИЛИ и элемент НЕ, пр мые выходы первого и второго триггеров подключены к первьи входам первого и второго элементов И,, о т л и ч а - 10 щ и и с   тем,, что, с целью по- вы1 1ени  быстродействи  за счет независимости формировани  слагаемых . и сомножителей в интерпол ционном выражешш, в него введены умножитель- сумматор, мультиплексор, три сумматора по модулю два, входы младших. разр дов первых операндов которых подключены к шине потенциала логической единицы интерпол тораэ входы вторых операндов с первого по третий сумматор по модулю два подключены к инверсным выходам регистров младших разр дов первого и второго аргументов и к HHBepcHONry выходу суммы сумматора, соответственно с первого по шестой информационные входы мультиплексора подключены к выходам с , первого по третий сут- матор по модулю цва, пр мым выходом регистров млад- 1ЛИХ разр дов первого и второго аргументов и к пр мому выходу суммы су.мматора соответственно, выходы блока посто нной пам ти с культи- плексора подключены к входам первого и второго сомножителей у шожител  - .,атора5 выход которого подключен к информационном - входу буферного регистра,, вьиод которого подключен к входу слагаемого умножител -сумматора и  вл етс  выходок значени  функции интерпол тора, информационные входы счетчиков старших разр дов первого и второго аргументов  вл ютс  входами старших разр дов первого и второго аргументов интерпол тоpa , информационные входы регистра младших разр дов первого и второго Аргументов  вл ютс  входами младших разр дов первого и второго аргументов интерпол тора, причем в блок управлени  дополнительно введены три элемента И, выходы первого и второго элементов И подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к входу режима вычитани  счетчика старших разр дов первого аргумента, пр мые выходы первого и второго триггеров подключены к первому и втором входам адреса мультиплексора и к первым входам третьего и четвертого элементов И соответственно, выходы которых подключены к первому и второму входам второго элемента ИЛИ, выход кото- грого подключен к входу режима суммировани  счетчика старших разр дов второго аргумента, выход переноса сумматора подключен к третьему входу адреса мультиплексора, к вторым входам второго и третьего элементов И и через элемент НЕ к вторым входам первого и четвертого элементов И, инверсный и пр мой выходы первого триггера подключены к первому входу п Редактор Т.Митейко Заказ 4128/50

Составитель А.Ушаков

Техред М.Ходанич Корректор М.Максимишинец

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

.Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

того элемента Инк счетному входу второго триггера, инверсный выход которого подключен к второму входу п - того элемента И и первому входу шестого элемента И, ВЬЕСОД которого под-, ключен к счетному входу первого триггера и к первому входу третьего элемента ИЛИ, выход и вход которого

подключены к входу синхронизации буферного регистра°и к выходу седьмого элемента И, первьй вход восьмого элемента И  вл етс  входом пуска интерпол тора , выход готовности результата которого соединен с пр мым выходом второго триггера и с первым входом седьмого элемента И, вход синхронизации интерпол тора соединен , с вторыми входами с шестого по вось-

мой элементов И, выход восьмого элемента И подключен к входам сброса первого и второго триггеров и буферного регистра и к входам синхронизации счетчиков старших разр дов первого и второго аргументов и регистров младших разр дов первого и второго аргументов, вькод шестого элемента И подключен к входу режима суммирова- НИН счетчика старших разр дов первого аргумента.

Claims (1)

1. Ф о р му л'а и зобрете’ния

   Интерполятор функций двух аргументов, содержащий счетчики старших разрядов перв.ого и второго аргументов, блок постоянной памяти, регистры младших разрядов первого и второго аргументов, сумматор, буферный регистр, блок управления, выходы счетчиков старших·' разрядов первого и втоб рого аргументов подключены к первому и .второму адресным входам блока постоянной памяти, прямые выходы регистров младших разрядов первого и второго аргументов подключены к входам первого и второго операндов сумматора, причем блок управления содержит два триггера, пять элементов И, три элемента ИЛИ и элемент НЕ, прямые выходы первого и второго триггеров подключены к первым входам первого и второго элементов И, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия за счет независимости формирования слагаемых), и сомножителей в интерполяционном выражении, в него введены умножительсумматор, мультиплексор, три сумматора по модулю два, входы младших. разрядов первых операндов которых подключены к шине потенциала логической единицы интерполятора, входы вторых операндов с первого по третий сумматор по модулю два подключены к инверсным выходам регистров младших разрядов первого и второго аргументов и к инверсному выходу суммы сумматора, соответственно с первого по шестой информационные входы мультиплексора подключены к выходам с первого по третий сумматор по модулю два, прямым выходом регистров младших разрядов первого и второго аргументов и к прямому выходу суммы сумматора соответственно, выходы блока постоянной памяти с мультиплексора подключены к входам первого й второго сомножителей умножителя сумматора, выход которого подключен к информационному входу буферного регистра, выход которого подключен к входу слагаемого умножителя-сумматора и является выходом значения функции интерполятора, информационные входы счетчиков старших разрядов первого и второго аргументов являются входами старших разрядов первого и второго аргументов интерполято7 ра, информационные входы регистра младших разрядов'первого и второго Аргументов являются входами младших разрядов первого и второго аргументов интерполятора, причем в блок управления дополнительно введены три элемента И, выходы первого и второго элементов И подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к входу режима вычитания счетчика старших разрядов первого аргумента, прямые выходы первого и второго триггеров подключены к первому и второму входам адреса мультиплексора и к первым входам третьего и четвертого элементов И соответственно, выходы которых подключены к первому и второму входам второго элемента ИЛИ, выход которого подключен к входу режима суммирования счетчика старших разрядов второго аргумента, выход переноса сумматора подключен к третьему входу адреса мультиплексора, к вторым входам второго и третьего элементов И и через элемент НЕ к вторым входам первого и четвертого элементов И, инверсный и прямой выходы первого триггера подключены к первому входу пятого элемента И и к счетному входу второго триггера, инверсный выход которого подключен к второму входу пя5 того элемента И и первому входу шестого элемента И, выход которого под-ключей к счетному входу первого триггера и к первому входу третьего элемента ИЛИ, выход и вход которого

   10 подключены к входу синхронизации буферного регистра’и к выходу седьмого элемента И, первый вход восьмого элемента И является входом пуска интерполятора, выход готовности резуль15 тата которого соединен с прямым выходом второго триггера и с первым входом седьмого элемента И, вход синхронизации интерполятора соединен , с вторыми входами с шестого по вось20 мой элементов И, выход восьмого элемента И подключен к входам сброса первого и второго триггеров и буферного регистра и к входам синхронизации счетчиков старших разрядов перво25 го и второго аргументов и регистров младших разрядов первого и второго аргументов, выход шестого элемента И подключен к входу режима суммирова·;ния счетчика старших разрядов перво30 го аргумента.