SU1324037A1

SU1324037A1 - Устройство дл формировани адресов процессора быстрого преобразовани Фурье

Info

Publication number: SU1324037A1
Application number: SU864019094A
Authority: SU
Inventors: Константин Николаевич Водников; Людмила Петровна Петрова
Original assignee: Предприятие П/Я М-5075
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-07-15

Abstract

Изобретение относитс к области авд-оматики и вычислительной техники и предназначено дл использовани в составе специализированных процессоров быстрого преобразовани Фурье. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс за счет того, что в состав устройства дл формировани адресов процессора быстрого преобразовани Фурье входит счетчик 1, регистр 2, сумматор 3, сумматор по модулю два 4, регистры 5 и 6, комм. татор 7, синхронизатор 8, вход начальной установки 9, тактовый вход 10, вход задани номера итерации 11, тактовый вход 12, вход задани режима I 3 и выход ад- реса устройства 14. 4 ил. 7 со IN5 4: О СО -si (риг.1

Description

Изобретение относитс к автоматике и вычислительной технике и, в частности, предназначено дл использовани в составе специализированных процессоров быстрого преобразовани Фурье (БПФ),.

Цель изобретени - повышение быстродействи .

На- фиг, 1 представлена структурна схема устройства дл формирова- ни адресов (оперативной пам ти) процессора быстрого преобразовани Фурье; на фиг, 2 -. нременна диаграмма работы устройства в стандартной итерации; на фиг, 3 - то же, в специальной итерации; на фиг, 4 - структурна схема синхронизатора.

Устройство дл формировани адресов (фиг, 1) содержит счетчик , регистр 2, сумматор 3, сумматор 4 по модулю два, регистры 5 и 6, коммутатор 7 синхронизатор 8, вход 9 начальной установки, тактовый вход 10, вход II задани номера итерации, тактовый вход 12, вход 13 задани режима, выход 14 адреса,

Синхронизатор 8 (фиг. 4) содержит триггеры 15 и 16, элементы И 17 и 18 сумматор 19 по модулю два, элемент И 20, элемент ИЛИ 21.

Принцип формировани верхнего А и нижнего А адресов графа БПФ (адресов первого и второго операндов соответственно) в стандартных итераци х БПФ заключаетс в следующем.

В верхнем адресе исключаетс из счета разр д, положение которого определ етс номером выполн емой итерации . Этот разр д принимает значе- ние О в данной итерации. При условии применени простых быстродействующих Счетчиков с параллельной структурой такое исключение разр да может быть произведено суммированием теку- щего содержимого счетчика (номера текущей базовой операции) и хранимым содержимьгм счетчика в момент перехода (номером базовой операции в момент перехода), т.е. в момент измене ни состо ни исключаемого разр да на выходе счетчика. Если состо ние счетчика в момент перехода фиксируетс в регистре и на сумматоре суммируетс содержимое этого регистра с содержимым счетчика, то на выходе сумматора можно получить верхний адрес .

5

с

0

5

О 5

Верхний А и нижний А адреса отличаютс значением только одного разр да , причем положение этого разр да задаетс номером итерации, а значение его всегда О дл верхнего адреса и 1 дл нижнего адреса. Дл получени нижнего адреса нужно логически сложить верхний адрес с номером текущей итерации,

При выполнении одной базовой операции БПФ необходимо четыре раза об-, ратитьс к ОЗУ: два раза считать операнды из ОЗУ и два раза записать в ОЗУ результаты вычислений, причем во врем считывани из ОЗУ и записи в ОЗУ АУ процессора должно производить вычислени . Такой режим работы процессора называетс согласованным и определ етс соотношением t 4tQ5, где tд, - врем выполнени одной базовой операции БПФ в АУ процессора; 031 Р обращени к ОЗУ, Выполнение этого услови позвол ет АУ и ОЗУ работать одновременно (параллельно ), обеспечива максимальную производительность (быстродействие) процессора .

Временна диаграмма работы АУ и ОЗУ в согласованном режиме дл стандартных итераций БПФ приведена на фиг. 2, Из диаграммы видно, что дл выполнени t-й базовой операции БПФ к ОЗУ по одним и тем же адресам А®.

мt

и А, нужно обратитьс дважды: вна- Чсше произвести считывание операндов (г,3), а затем произвести запись результатов вычислени базовой операции (e,Jt), причем при считывании операндов i-й базовой операции из ОЗУ по А i и А ; АУ процессора производит вычисление (1-1)-й базовой операции БПФ, а при записи результатов вычислени i-й базовой операции в ОЗУ по А. и А АУ процессора производит вычислени (1+1)-й базовой операции (Ь),

Таким образом, дл обеспечени согласованного ре отма в стандартных итераци х БПФ устройство дл формировани адресов должно обеспечить формирование адресов операндов в пор дке , указанном на фиг, 2. С этой целью ввод тс два дополнительных регистра заде ржки, в которых записываютс верхний и нижний адрес предыдущей пары операндов, т,е, осуществл етс задержка адресов на один цикл вычислени базовой операции.

313

После выполнени всех стандартных итераций согласно безызбыточному алгоритму БПФ образуетс дополнительна итераци , в которой адреса пар операндов должны быть симметричными . относительно N/2, где N - число точек преобразовани ; Симметричные ад- р.еса образуют додолнением i-ro адреса до N и дл их получени достаточно образовать дополнительный код к известному i-му адресу. Дополнительный код может быть образован при инверсии предыдущего (i-l)-ro адреса; дл чего нужно формировать (1--)-й адрес на врем обработки i-й пары операндов.

Временна диаграмма работы АУ и ОЗУ в согласованном режиме дл специальной итерации приведена на фиг, 3, Дл обеспечени согласованно го режима используетс дополнительный регистр задержки, а также управление входным переносом в сумматор и труппой сумматоров по модулю два, которые обеспечивают формирование адресов предьщущей и последующей пар операндов во врем выполнени операций над текущей парой операндов (б,г, 3,е,ж).

Устройство работает следующим об разом.

Перед началом расчета первой итерации на вход 9 устройства поступает импульс начальной установки устройства , по которому счетчик 1, регистр 2 и триггеры 15 и 16 синхронизатора 8 устанавливаютс в нулевое состо ние . Триггеры 15 и 16 синхронизатора представл ют собой делитель частоты входных тактовых импульсов на четы- ре. Расчет одной базовой операции занимает четыре такта. По команде с второго выхода синхронизатора 8 счетчик 1 измен ет свое состо ние в каждом цизше работы (т.е. при формирова НИИ двух пар адресов и вычислени одной базовой операции, фиг. 2q ,Б), На выходе счётчика 1 формируетс номер базовой операции в данной итерации . Запись текущего номера базовой операции в регистр 2 происходит в момент перехода по команде записи на В55оде 12 записи устройства, причем команда записи поступает непосредственно после изменени состо ни счетчика. Така команда может быть получена с выхода старшего разр да адреса тригонометрического коэффици-

37, 4 .

ента БПФ или представл ть собой целую часть тригонометрического коэффициента БПФ и быть сформированной устройством формировани тригонометрического коэффициента процессора.

В каждом цикле на выходе сумматора 3.формируетс верхний адрес. Дп формировани нижнего адреса используетс группа сумматоров 4 по модулю два, причем при расчете стандартных итераций БПФ каждый сумматор 4 по модулю два в группе работает в режиме ИЛИ. На второй вход группы сумматоров 4 по модулю два поступает пр мой код номера итерации с входа 1 устройства, имеющий единицу в одном разр де, соответствующем номеру итерации , и нули в остальных разр дах. На выходе каждого сумматора по модулю два получаетс логическа сумма одноименных разр дов сумматора 3 и кода номера итерации с входа 1I устройства , В результате этого коды на выходах сумматора 3 и группы сумматоров 4 по модулю два отличаютс на единицу в разр де-, определ емом номером текущей итерации, и образуют адреса пар операндов согласно алго- риткгу БПФ. Дл задержки адресов пар операндов на один цикл используютс регистры 5 и 6, подключенные к выходам сумматора 3 и группы сумматоров 4 по .модули два соответственно, В - начале каждого цикла, в течение которого происходит расчет одной базовой операции БПФ, производитс считывание первого и второго операндов из ОЗУ по адресам А - и А. Это происходит при наличии на третьем и четвертом выходах синхронизатора 8 команд 00 и 01 соответственно (фиг. 2 ,и). При наличии команды 00 на управл ющих входах коммутатора 7 адресов к выходу 14 устройства через коммутатор 7 адресов подклю чаетс выход сумматора 3 и формируетс верхний адрес i-ro операнда, априна и чии команды 01 к выходу 14 устройства подключаетс выход группы суммато- ров 4 по модулю два и формируетс нижний адрес i-ro операнда, ОЗУ при этом находитс в режиме считывани и выдает операнды по адресам А ; и А на вход АУ процессора БПФ. Пока происходит выполнение i-й базовой операции, устройство формирует адреса А и А, по которым производитс запись результатов выполнени

(1-)-й базовой операции с операндами , выбранными из ОЗУ в предьщущем цикле. Адреса А. и А хран тс в регистрах 5 и 6 и подключаютс к входу 14 устройства-через коммутатор 7 адресов при подаче на управл ющие входы коммутатора команд ,10 и 11 сформированных на третьем и четвертом выходах синхронизатора 8, Адреса А, А., А. , А формируютс со- ответственно при подаче на первый вход синхронизатора 8 первого, второго , третьего и-четвертого тактовых импульсов. С приходом четвертого тактового импульса на втором выходе син хронизатора 8 по вл етс импульс, перевод щий счетчик 1 в новое состо ние , а триггеры 15 и 16 синхройиза- тора 8 переход т при этом в нулевое состо ние, При этом к выходу 14 устройства подключаетс выход сумматора 3, а с приходом п того тактовог импульса (первого в последующем цикле ) - выход группы сумматоров 4 по . модулю два и так далее. Каждый чет- вертый тактовьп импульс переписывает содержимое сумматора 3 и группы сумматоров 4 по модулю два в регистры 5 и 6 соответственно, т.е. происходит фиксирование адресов операндов предыдуи1его цикла, В начале следующего цикла производитс считывание из ОЗУ операндов (1+1)-й базовой опе ,6 л Н

рации по адресам А . и А , а зате заканчиваетс выполнение i-й базовой операции и производитс запись результатов в ОЗУ по адресам А и А ;, наход щимс в регистрах 5 и 6, Така последовательность формировани адресов операндов сохран етс до кон- ца текущей итерации, после чего измен етс код номера итерации на входе 11 устройства и процесс формировани адресов в новой итерации повтор етс аналогичным образом,

После выполнени всех стандартных итераций БПФ согласно безызбыточному алгоритму БПФ образуетс специальна итераци . При формировании спе циальной итерации на вход 11 устройства поступает инверсный код номера итерации, т,е. 1 11 . ., 1 , а на вход 13 устройства - признак специальной итерации. При этом на выходах группы сумматоров 4 по модулю два формируетс инверсное значение кодов, снимаемых с выхода сумматора 3, т,е, сумматоры 4 по модулю два в группе работают в режиме инвертора. Регистр 2 на врем выполнени специальной итерации установлен в нулевое со сто ние командой с п того выхода сигнализатора 8. При формировании адрес первого операнда А, в i-м цикле специальной итерации на вход переноса сумматора 3 поступает единична команда с первого выхода синхронизатора 8. Адрес в i-M цикле формируетс на выходах группы сумматоро 4 по модулю два при отсутствии команды переноса на первом выходе синхронизатора 8, Адреса операндов предыдущей пары А . и А. f.-. формируютс на вькоде сумматора 3 при отсутствии команды переноса и на выходе регистра 6. Адреса А-, А . формируютс на выходах сумматора 3 и подключаютс к выходу 14 устройства через коммутатор 7 адресов при наличии команды 00 на третьем и четвертом выходах синхронизатора 8, адрес А , формируетс на выходах группы сумматоров 4 по модулю два и подключаетс к выходу 14 устройства при наличии коман ды 01 на третьем и четвертом выходах синхронизатора 8, а адрес АМ., форкиру€1тс на выходе регистра 6 и подключаетс к выходу 14 устройства при Нсшичии команды 11 на третьем и четвертом выходах синхронизатора 8,

Каждый четвертый тактовый импульс вызывает изменение состо ни счетчика 1 и запись информации с выходов группы сумматоров 4 по модулю два в регистр 6. Таким образом, в первой половине цикла производитс считывание операндов из ОЗУ по ад-, ресам А - и А|, а во второй половине - запись результатов арифметических операций над аналогичньп-ш операндами из предыдущего цикла по адресам А.. и А .;,, .

Claims

Формула изобретени

Устройство дл формировани адресов процессора быстрого преобразовани Фурье, содержащее первый регистр , коммутатор и счетчик, информационный которого подключен к информационному входу первого регистра , вход разрешени записи которого вл етс первым тактовым входом ройства, выходом адреса которого в7

л етс выход коммутатора, отличающеес тем, что, с целью повьшени быстродействи , в него вне дены второй и третий регистры, сумматор , сумматор по модулю два и синхронизатор , первый выход которого подключен к входу переноса сумматора первый и второй входы которого подключены соответственно к информационному выходу счетчика и выходу регистра , выход которого подключен к первому входу сумматора по модулю два, первому информационному входу коммутатора и информационному входу второго регистра, выход которого подключен к второму информационному входу коммутатора, третий информационный вход которого подключен к выходу третье.го регистра, информационный вход которого соединен с четвертым информационным входом коммуа I I I I I I I I I I I I I I I I б I LIJ

г 1

JxO

(/

е /к

3

и

м Н-

240378

татора и подключён к выходу сумматора по модулю два, вторым входом которого вл етс вход задани номера итерации устройства, вход начальной 5 установки, второй тактовый вход и

вход задани режима которого вл - ютс соответственно входом запуска, тактовым входом и входом задани режима синхронизатора, второй выход fO которого подключен к тактовым входам второго и третьего регистров и счетному входу счетчика, установочный вход которого соединен с входом начальной установки устройства, J5 третий и четвертый выходы которого подключены соответственно к первому, и второму управл ющим входам коммутатора , а п тый выход синхронизатора подключен к устано- 0 вочному входу первого регистра .

мДг

Hvr

м;

Ф//г7

i f I I I iLJ

г

j j t

- «flK-i 3

j; --T-I

к. lit 1

VHjriI-L

i/

A

Wz.i

Составитель A. Редактор М, Дылын Техред И.ПопоБИЧ

Заказ 2967/53 Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб,, д. 4/5

Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

J.

.

Корректор Л, Патай