Изобретение относитс к вычислительной технике и может быть использовано в ЭВМ дл сопр жени процессора с модул ми пам ти, имеющими раз личную длительность цикла. Известны устройства управлени обращением к пам ти, содержащие генератор , распределитель, узел управлени пуска распределител , узел пусков пам ти, узел задержки, узлы индикации зоны и запросов к свободной зоне, узел подготовки обращени к свободной зоне и блока управлени т. Недостаток этих устройств заключаетс в ограниченных функциональны возможност х. Наиболее близким к предлагаемому техническим решением вл етс устройство дл сопр жени , содержащее два триггера, синхронизатор, включаю щий задающий генератор и узел вырабо ки тактовых импульсов, два элемента И и два элемента ИЛИ формирователь импульса, элемент задержки, схему сравнени , элемент И-ИШ, регистр, счетчик, дешифратор, сумматор, npwiчем вход запроса устройства соединен с первыми входами первого и второго триггеров и первыми входами первого и второго элементов И, первый выход первого триггера соединен со вторым входом первого элемента И, выходом подключенного к первому входу первого элемента HIW, выход которого соединен со вторым входом второго триггера 23. Недостаток этого устройства заключаетс в больших аппаратурных затратах . Цель изобретени - сокращение аппаратурных затрат. Поставленна цель достигаетс тем, что в устройство, содержащее триггер ожидани , входы которого подключены ко входам Запрос устройства, а выход - к первому входу первого элемент та И, выходом соединенного с первым входом первого элемента ИЛИ, вторые элементы И и ИЛИ, триггер пуска, сое диненный первым входом с выходом пер вого элемента ИЛИ, и задающий генера тор, подключенный выходом к первому входу узла выработки тактовых импуль сов, введены два элемента НЕ, причем второй вход первого элемента И подключен ко входу Чтение устройства , второй вход первого элемента ИЛИ соединен с выходом второго элемента И, первый вход которого вл етс вхо дом Запись устройства, второй вход соединен с выходом триггера ожидани , а третий вход - через первый элемент НЕ со входом Данные прин ты устройства и первым входом второго элемента ИЛИ, второй вход которого соединен со входом Данные готовы устройства и через второй элемент НЕ - с третьим входом пер .вого элемента И, а выход - со вторым входом триггера пуска, третий ;И четвертый входы и выход которого ;подключены соответственно к выходу и первому и второму входам узла выработки тактовых импульсов, выход которого вл етс тактовым выходом устройства. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональна схема узла выработки тактовых импульсов. Устройство содержит {см.фиго11 вход 1 Чтение и входы 2 и 3 Запрос устройства, тактовый выход 4 устройства, задающий генератор 5) вход 6 Запись, вход 7 Данные готовы и вход 8 Данные прин ты уст ройства, триггер 9 ожидани , узел 10 выработки тактовых импульсов, узел 11 Пуска-останова , состо щий из элементов И 12 и t,. элементов НЕ 13 и 15, элементов ИЛИ 16 и 17 и триггера 18 пуска, имеющего выход Узел 10 выработки тактовых импул сов может быть реализован в виде ко цевого счетчика { в данном примере четырехразр дного), состо щего из триггеров 20-23, элементов И 2«-31 элементов НЕ 32-36, выход узла, образованного выходами элементов И , входа 41 узла, соединенного с задающим генератором 5 входа 19 пуска узла, соединенного с выходом триггера пуска и входом 42 8 ального сброса узла (на фиг. 1 не оказан)„ Устройство работает следующим обазом , Если триггер 18 установлен в 1 о сигнал с его выхода, поступа по ине 19 разрешает запуск кольцевого четчика Коммутаци триггеров coi- асно фиг.2 обеспечивает выработку оследовательных сигналов двойной лительности поотношению к импульам задающего генератора и перекрыващихс между собой о Сигналы с выхоа триггеров поступают на элементы И 24-27, с выхода которых и выдаютс тактовые импульсыо В рассматриваемом ниже примере в течение такта необходимо выработать четыре импульса, что требует наличие четырехразр дного кольцевого счетчика. При рассмотрении работы устройства предполагаетс , что оно используетс с процессором с микропрограммным управлением и триггер 9 ожидани вл етс разр дом микрокоманды и устанавливаетс при считывании последней. Так как микрокоманда,управл юща действи ми в текущем такте, считываетс в конце предыдущего такта то триггер 9 указывающий на то, что данные, считываемые из основной пам ти, будут нужны дл обработки (или данные, записываемые в пам ть, будут изменены ) в данном такте, установитс в конце предыдущего ,Такта о Пусть в i-ом такте процессор выдает сигнал Чтение на вход 1 (или Запись на вход 6)(см. фиго1),- а данные из пам ти потребуютс процессору (или данные дл записи измен ютс ) в (i+2)-oM такте, на что будет указывать единичное состо ние триггера 9 в конце (f+1)-oro такта. Если при установке триггера 9 в 1 информаци еще не будет считана из основной пам ти, на что указывает отсутствие сигнала на входе 7 Данные готовы (либо нельз измен ть информацию, котора еще нужна основной пам ти дл выполнени заданной в i-ом такте операции Запись , на что указывает отсутствие сигнала на входе 8), то сигнал с выхода элемента И 12 (элемента И 14) сбросит в конце (1+1)-ого такта триггер 18 (см.фиг. 1) с, Нулевое состо ние триггера 18, поступа на вход 19 узла выработки тактовых импульсов (сМофиг,2) заблокирует выработку очередной серии тактовых импульсов, а следовательно, и выполнение (i+2)-or такта процессора до по влени сигнала Данные готовы на входе 7 (Данные прин ты на входе 8). По вление сигнала Данные готовы (или Данные прин ты) через элемент ИЛИ 17 по импульсу задающего генератора 5 установит триггер 18 в 1 (сМофигЛ Единичный сигнал с выхода триггера 18,поступа на вход узла выработки тактовых импульсов,а значит и выполнение (+2)-ого такта. Если сигналы- Данные готовы с Данные прин ты) приход т до установки в 1 триггера 9 ожидани , то процессор работает без остановки Таким образом, устройство с меньшим объемом оборудовани обеспечивает возможность перекрыти работы процессора и основной пам ти. Процес сор запускает пам ть (например, на чтение операнда), но не останавливаетс в ожидании данных, а продолжает свою работу (например, формирует или модифицирует адрес другого операнда) и только тогда, когда дальнейша работа процессора невозможна без данных из пам ти, процесор останавливаетс , если же к этому моменту данные уже готовы, то процесор работает без останова. Кроме того, устройство обеспечивает возможность при многомодульной организации основной пам ти подключение к процессору модулей пам ти с разным быстродействием,так как при асинхронной работе процессора и пам ти, быстродействие подключенны модулей пам ти может быть учтено. Формула изобретени Устройство дл сопр жени процессо ра с пам тью, содержащее триггер 89 6 ожидани , входы которого подключены ко входам Запрос устройства, а выход - к первому входу первого элемента И, выходом соединенного с первым входом первого элемента ИЛИ, вторые элементы И и ИЛИ, триггер пуска, соединенный первым входом с выходом первого элемента ИЛИ, и задающий генератор , подключенный выходом к первому входу узла выработки тактовых импульсов , отличающеес тем, что, с целью сокращени аппаратурных затрат, в устройство введены два элемента НЕ, причем второй вход первого элемента И подключен ко входу Чтение устройства, второй вход первого элемента ИЛИ соединен с выходом второго элемента И, первый вход которого вл етс входом Запись устройства , второй вход соединен с выходом триггера ожидани , а третий вход через первый элемент НЕ со входом Данные прин ты устройства и первым входом второго элемента ИЛИ, второй вход которого соединен со входом Данные готовы устройства и через второй элемеит НЕ - с третьим входом первого элемента И, а выход - со вторым входом триггера пуска, третий и четвертый входы и выход которого подключены соответственно к выходу и первому и второму входам узла выработки тактовых импульсов, выход которого вл етс тактовым выходом устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 55б|1 , «л. G Об F 13/06, 1975.