JP2646436B2 - タイマ制御方式 - Google Patents
タイマ制御方式Info
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- JP2646436B2 JP2646436B2 JP62201912A JP20191287A JP2646436B2 JP 2646436 B2 JP2646436 B2 JP 2646436B2 JP 62201912 A JP62201912 A JP 62201912A JP 20191287 A JP20191287 A JP 20191287A JP 2646436 B2 JP2646436 B2 JP 2646436B2
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- timer
- gate
- tod
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Description
【発明の詳細な説明】 〔概要〕 本発明は情報処理装置のCPUにおけるタイマ制御方式
に関し、 システムの試験／デバッグ時の再現を容易に行なうこ
とが可能な制御方式を提供することを目的とし、 本発明は、システムの試験／デバッグ時に時刻表示用
のタイマクロックに相当する疑似タイマクロックをシス
テムクロックに基づいて作成する疑似タイマクロック発
生手段と、試験／デバッグ時に発せられるデバッグ信号
と、クロックを停止するクロックストップ信号と、前記
疑似タイマクロック発生手段からの出力信号に基づいて
タイマクロックを得る手段と、前記デバッグ信号と前記
出力信号に基づいてシステム別のタイマクロックを得る
手段とを備え、試験／デバッグ時に時刻用タイマクロッ
クの停止およびシステムクロックとの同期を行なうこと
によって、タイマの更新タイミングおよび割込みタイミ
ングの再現と、CPUストップ状態でのタイマ値を保存す
るように構成される。
に関し、 システムの試験／デバッグ時の再現を容易に行なうこ
とが可能な制御方式を提供することを目的とし、 本発明は、システムの試験／デバッグ時に時刻表示用
のタイマクロックに相当する疑似タイマクロックをシス
テムクロックに基づいて作成する疑似タイマクロック発
生手段と、試験／デバッグ時に発せられるデバッグ信号
と、クロックを停止するクロックストップ信号と、前記
疑似タイマクロック発生手段からの出力信号に基づいて
タイマクロックを得る手段と、前記デバッグ信号と前記
出力信号に基づいてシステム別のタイマクロックを得る
手段とを備え、試験／デバッグ時に時刻用タイマクロッ
クの停止およびシステムクロックとの同期を行なうこと
によって、タイマの更新タイミングおよび割込みタイミ
ングの再現と、CPUストップ状態でのタイマ値を保存す
るように構成される。
本発明は情報処理装置におけるタイマ制御方式に関す
る。
る。
情報処理装置においてはシステム全体の動作を制御す
るシステムクロックとシステムクロックとは無関係に実
際の時刻を表示する時刻表示用のタイマクロックがあ
る。前者はシステムの安定度、モデルの相異等を考慮し
て任意に設定可能なものであり、後者はシステムクロッ
クとは非同期的に、動作するフリー・ラン・クロックで
ある。通常、システム内には時刻表示用のTOD（TIME OF
DAY）タイマと、CPU処理時間計測用のCPUタイマ（CP
T）とその他の機能のためのタイマ機構を有しており、
タイマ・クロックは、システムクロック用とは別個の高
精度の発振器（OSC）を備え、これによりカウント制御
している。
るシステムクロックとシステムクロックとは無関係に実
際の時刻を表示する時刻表示用のタイマクロックがあ
る。前者はシステムの安定度、モデルの相異等を考慮し
て任意に設定可能なものであり、後者はシステムクロッ
クとは非同期的に、動作するフリー・ラン・クロックで
ある。通常、システム内には時刻表示用のTOD（TIME OF
DAY）タイマと、CPU処理時間計測用のCPUタイマ（CP
T）とその他の機能のためのタイマ機構を有しており、
タイマ・クロックは、システムクロック用とは別個の高
精度の発振器（OSC）を備え、これによりカウント制御
している。
このような構成においては、システムの試験／デバッ
グ時に不都合が生じる。即ち、システムクロックと例え
ばタイマクロックとは非同期的に動作するために障害が
発生しても再現性が困難でありその解明に多大な労力と
費用を要することである。特にTODタイマの場合は非同
期のタイマクロックをフリー・ランのシステムクロック
で同期化したクロックで計時しており、具体的な例とし
て、時刻／経過時間によるタイマ割込みの処理過程で障
害が発生した場合には、再現させようとしても所望のタ
イミングで割込みができる確率はほぼゼロに近い。さら
に、TODタイマのカウントクロックはフリー・ランのシ
ステムクロックで動作する同期化回路で作成しているの
で、試験／デバッグのためにクロックを停止したときも
動作し続け、１τの（１周期の意味。以下同様）のクロ
ックを出した瞬間に余計なタイマ割込みが発生して試験
／デバッグの効率を落とすことがある。
グ時に不都合が生じる。即ち、システムクロックと例え
ばタイマクロックとは非同期的に動作するために障害が
発生しても再現性が困難でありその解明に多大な労力と
費用を要することである。特にTODタイマの場合は非同
期のタイマクロックをフリー・ランのシステムクロック
で同期化したクロックで計時しており、具体的な例とし
て、時刻／経過時間によるタイマ割込みの処理過程で障
害が発生した場合には、再現させようとしても所望のタ
イミングで割込みができる確率はほぼゼロに近い。さら
に、TODタイマのカウントクロックはフリー・ランのシ
ステムクロックで動作する同期化回路で作成しているの
で、試験／デバッグのためにクロックを停止したときも
動作し続け、１τの（１周期の意味。以下同様）のクロ
ックを出した瞬間に余計なタイマ割込みが発生して試験
／デバッグの効率を落とすことがある。
第２図は従来のTODとCPTのクロック制御回路の例であ
る。11はシステムクロック用の発振器（OSC）、12はタ
イマ計数用のOSCである。13〜15および31〜33はOSC12の
出力をシステムクロックに同期させるためのフリップフ
ロップ回路であり、15,16,36および33,34,37は１τカウ
ント・イネイブル信号を作成するための回路である。TO
Dタイマはフリー・ラン・クロック下によりカウントを
行ない、CPTタイマはゲート22を介して得られるゲート
クロックＧによりカウントを行なう。この場合、図示し
ないCPUからゲート22に入力される正のチェックストッ
プ信号S1および正のクロックストップ信号S2によって、
CPUタイマを停止させることができる。即ち、信号S1お
よびS2のいずれもがゲート22に入力されないときは、CP
T OSCからの負のクロック信号（−CLK）がゲート22を介
してCPUタイマにゲートクロックＧとして入力される。
る。11はシステムクロック用の発振器（OSC）、12はタ
イマ計数用のOSCである。13〜15および31〜33はOSC12の
出力をシステムクロックに同期させるためのフリップフ
ロップ回路であり、15,16,36および33,34,37は１τカウ
ント・イネイブル信号を作成するための回路である。TO
Dタイマはフリー・ラン・クロック下によりカウントを
行ない、CPTタイマはゲート22を介して得られるゲート
クロックＧによりカウントを行なう。この場合、図示し
ないCPUからゲート22に入力される正のチェックストッ
プ信号S1および正のクロックストップ信号S2によって、
CPUタイマを停止させることができる。即ち、信号S1お
よびS2のいずれもがゲート22に入力されないときは、CP
T OSCからの負のクロック信号（−CLK）がゲート22を介
してCPUタイマにゲートクロックＧとして入力される。
しかしながら、図からも明らかなように、TODタイマ
およびCPUタイマのカウントタイミングはOSC12に依存し
ており、システムクロック側からは制御することはでき
ない。従って、システムクロックを停止させた後再スタ
ートさせた時に、OSC12の周期とのタイミング次第ではC
PUタイマは直ちにカウントを行なうこともありあるいは
１周期後にカウントを行なうこともある。またTODは、C
PUからのシステムクロックのストップ指令（S2）によら
ず非同期的にゲート18からTODクロック（TOD CLK）を出
力し続ける。さらに、カウントの結果生じるタイマ割込
みも予想することができない。これらのことは試験／デ
バッグ時における再現を困難にさせ効率を著しく低下さ
せる要因となっている。
およびCPUタイマのカウントタイミングはOSC12に依存し
ており、システムクロック側からは制御することはでき
ない。従って、システムクロックを停止させた後再スタ
ートさせた時に、OSC12の周期とのタイミング次第ではC
PUタイマは直ちにカウントを行なうこともありあるいは
１周期後にカウントを行なうこともある。またTODは、C
PUからのシステムクロックのストップ指令（S2）によら
ず非同期的にゲート18からTODクロック（TOD CLK）を出
力し続ける。さらに、カウントの結果生じるタイマ割込
みも予想することができない。これらのことは試験／デ
バッグ時における再現を困難にさせ効率を著しく低下さ
せる要因となっている。
以下に、上述の従来の問題点をさらに詳しくタイミン
グチャートを用いて説明する。
グチャートを用いて説明する。
通常、タイマクロックは実時間のカウントを目的とし
ているため、一般には、例えば、１μ秒÷16（24）＝6
2.5n秒のように、特定の時間間隔を巾乗で割った周期の
オシレータを使用する。こうすることにより、例えば、
周期62.5n秒であれば、４ビットのカウンタからの桁上
がりが１μ秒になるように設定する。
ているため、一般には、例えば、１μ秒÷16（24）＝6
2.5n秒のように、特定の時間間隔を巾乗で割った周期の
オシレータを使用する。こうすることにより、例えば、
周期62.5n秒であれば、４ビットのカウンタからの桁上
がりが１μ秒になるように設定する。
一方、システムクロックは計算機システムが最も高速
に安定して動作可能なクロックを探し出して決定される
ため、タイマクロックとは異なる周期のオシレータを使
用する。一般には、より短時間の例えば10n秒のクロッ
クを使用する。これは明らかにタイマクロックとは独立
した非同期のクロックである。
に安定して動作可能なクロックを探し出して決定される
ため、タイマクロックとは異なる周期のオシレータを使
用する。一般には、より短時間の例えば10n秒のクロッ
クを使用する。これは明らかにタイマクロックとは独立
した非同期のクロックである。
第３図は第２図に示す従来例におけるTODタイマのカ
ウントクロック（TOD CLK）のタイミングチャートであ
る。この回路によりタイマクロック（＋CLK）の周期に
ほぼ等しい周期でシステムクロックに同期したクロック
を出力している。
ウントクロック（TOD CLK）のタイミングチャートであ
る。この回路によりタイマクロック（＋CLK）の周期に
ほぼ等しい周期でシステムクロックに同期したクロック
を出力している。
このタイミングチャートではタイマクロック（＋CL
K）とシステムクロック（−CLK）の周期の比率が約7:1
の場合を示しているが、任意の比率の場合でも同様のタ
イミングチャートとなる。また、本図でタイマクロック
の変化点とシステムクロックの変化点がずれているが、
これはこれらが非同期であることを示している。
K）とシステムクロック（−CLK）の周期の比率が約7:1
の場合を示しているが、任意の比率の場合でも同様のタ
イミングチャートとなる。また、本図でタイマクロック
の変化点とシステムクロックの変化点がずれているが、
これはこれらが非同期であることを示している。
図示のようにクロックストップ信号（S2）が活性化さ
れるとゲートクロック（Ｇ）は停止し、このゲートクロ
ックで動作している図示しない一般回路の動作は停止す
る。しかし、この場合でも図から明らかなようにTODク
ロック（−TOD CLK）は出力し続け（ゲート18の出
力）、TODタイマはカウントアップを継続する。これはT
ODタイマが時刻表示を目的としているためであるが、試
験時には不便なことである。例えば、１クロックづつク
ロックを出力しながら、ハードウェアの動作を確認する
場合にTODタイマだけは勝手に進んでしまうためであ
る。
れるとゲートクロック（Ｇ）は停止し、このゲートクロ
ックで動作している図示しない一般回路の動作は停止す
る。しかし、この場合でも図から明らかなようにTODク
ロック（−TOD CLK）は出力し続け（ゲート18の出
力）、TODタイマはカウントアップを継続する。これはT
ODタイマが時刻表示を目的としているためであるが、試
験時には不便なことである。例えば、１クロックづつク
ロックを出力しながら、ハードウェアの動作を確認する
場合にTODタイマだけは勝手に進んでしまうためであ
る。
従って、TODタイマ値に依存するようなプログラムや
ハードウェアの試験は不可能であった。また、プログラ
ムの試験では１命令を実行するたびにゲートクロックは
停止させずにCPUをストップステート（CPU停止状態）に
するステップ実行と呼ばれる方法を使用することがある
が、この場合もTODタイマ値に依存するような試験は不
可能であった。
ハードウェアの試験は不可能であった。また、プログラ
ムの試験では１命令を実行するたびにゲートクロックは
停止させずにCPUをストップステート（CPU停止状態）に
するステップ実行と呼ばれる方法を使用することがある
が、この場合もTODタイマ値に依存するような試験は不
可能であった。
一方、CPUの動作時間を計るためのCPUタイマのクロッ
ク（−CPT CLK）については、ゲートクロック（Ｇ）を
使用するためのTODタイマのようにカウントを続行する
ことはないが、試験時に１クロックづつクロックを出力
しながらハードウェアの動作を確認する場合に別の問題
が生じる。
ク（−CPT CLK）については、ゲートクロック（Ｇ）を
使用するためのTODタイマのようにカウントを続行する
ことはないが、試験時に１クロックづつクロックを出力
しながらハードウェアの動作を確認する場合に別の問題
が生じる。
即ち、このような場合はクロックストップ信号（S2）
をシステムクロックの１周期分だけオフすることにより
１クロックだけゲートクロック（Ｇ）を活性化させる
が、第２図のフリップ・フロップ31の入力が非同期のタ
イマクロック（＋CLK）であるため、この１クロックに
よってフリップ・フロップ31の出力がオン状態になるか
オフ状態になるか予測できず、その結果としてのCPUタ
イマクロック（−CPT CLK）も活性化されるか否か予測
できない。結果として、やはりCPUタイマ値に依存する
ようなプログラムやハードウェアの試験をしてもその結
果が予測できないことになる。
をシステムクロックの１周期分だけオフすることにより
１クロックだけゲートクロック（Ｇ）を活性化させる
が、第２図のフリップ・フロップ31の入力が非同期のタ
イマクロック（＋CLK）であるため、この１クロックに
よってフリップ・フロップ31の出力がオン状態になるか
オフ状態になるか予測できず、その結果としてのCPUタ
イマクロック（−CPT CLK）も活性化されるか否か予測
できない。結果として、やはりCPUタイマ値に依存する
ようなプログラムやハードウェアの試験をしてもその結
果が予測できないことになる。
第４図は１クロック毎にゲートクロック（Ｇ）を出力
した場合を示している。本図で「∫」の部分はクロック
ストップ信号（S2）が無変化の部分即ち、ゲートクロッ
ク（Ｇ）が停止している部分を示している。本図ではゲ
ートクロック（Ｇ）の１クロック毎に、フリップ・フロ
ップ31の出力も反転するような場合を示しているが、こ
れはクロックストップ信号（S2）がオフの場合に第３図
で示したように数クロック毎に反転する動作と異なるこ
とは明白である。また、毎回同じように１クロック毎に
反転動作することは全く期待できない。
した場合を示している。本図で「∫」の部分はクロック
ストップ信号（S2）が無変化の部分即ち、ゲートクロッ
ク（Ｇ）が停止している部分を示している。本図ではゲ
ートクロック（Ｇ）の１クロック毎に、フリップ・フロ
ップ31の出力も反転するような場合を示しているが、こ
れはクロックストップ信号（S2）がオフの場合に第３図
で示したように数クロック毎に反転する動作と異なるこ
とは明白である。また、毎回同じように１クロック毎に
反転動作することは全く期待できない。
本発明は上述した問題点を解決したタイマ制御方式を
提供することにあり、本発明によれば、新たに試験／デ
バッグのためのデバッグモードを設け、試験／デバッグ
の時はチェックストップ状態とクロックストップ指示に
よりゲートされたシステムクロックにより疑似タイマク
ロックを作成して、タイマのシステムクロックとの同期
を可能とし、さらにCPUのストップ状態の時もタイマを
止めるようにしたもので、このようにすることにより、
タイマの更新タイミング、割込みタイミングを予め知る
ことが可能となり、またストップした時のタイマ値が保
存されるため試験／デバッグが容易となる。
提供することにあり、本発明によれば、新たに試験／デ
バッグのためのデバッグモードを設け、試験／デバッグ
の時はチェックストップ状態とクロックストップ指示に
よりゲートされたシステムクロックにより疑似タイマク
ロックを作成して、タイマのシステムクロックとの同期
を可能とし、さらにCPUのストップ状態の時もタイマを
止めるようにしたもので、このようにすることにより、
タイマの更新タイミング、割込みタイミングを予め知る
ことが可能となり、またストップした時のタイマ値が保
存されるため試験／デバッグが容易となる。
第１図は本発明に係るタイマ制御方式のクロック制御
回路図である。図において、従来と同一構成要素には同
一の番号が付してある。ゲート22、カウンタ23、ゲート
24,25,26によって疑似クロック発生回路Ａを構成し、こ
の回路により試験／デバッグ時においてタイマクロック
に相当するクロックをシステムクロックから作成する。
さらに試験／デバッグ時の指令信号であるデバッグ信号
＋Ｄと、クロックストップ信号S2と、回路Ａからの出力
信号S4によりTOD CLKを発生するための手段（Ｂ）とし
てゲート19〜21がTODタイマ側に設けられ、また、回路
Ａからの指令S4とデバッグ指令Ｄにより動作する手段
（Ｃ）としてゲート27〜30が設けられる。
回路図である。図において、従来と同一構成要素には同
一の番号が付してある。ゲート22、カウンタ23、ゲート
24,25,26によって疑似クロック発生回路Ａを構成し、こ
の回路により試験／デバッグ時においてタイマクロック
に相当するクロックをシステムクロックから作成する。
さらに試験／デバッグ時の指令信号であるデバッグ信号
＋Ｄと、クロックストップ信号S2と、回路Ａからの出力
信号S4によりTOD CLKを発生するための手段（Ｂ）とし
てゲート19〜21がTODタイマ側に設けられ、また、回路
Ａからの指令S4とデバッグ指令Ｄにより動作する手段
（Ｃ）としてゲート27〜30が設けられる。
このような構成において、試験／デバッグ時でないと
きはゲート17が選択されてTOD CLKを得、また、ゲート2
9を介してCPT CLKを得る。一方、試験／デバッグ時には
信号D,S2,S4によって回路（Ｂ）のゲート19,20,21を介
してTOD CLKを得、また信号D,S4によって回路（Ｃ）の
ゲート27,28,30を介してCPT CLKを得る。この場合、信
号S4を得るための疑似クロック発生回路Ａは以下のよう
に動作する。即ち、カウンタ23はゲート22の出力により
カウントアップする４ビットカウンタであり、カウント
が“1001"になった時になったときに出力し、ゲート24
が活性化される。この値はシステムロック用のOSC11と
タイマ用のOSC12の発振周期により決められる値であ
り、本例ではシステムクロックが約6ns、タイマクロッ
クが約62.5nsの場合である。ゲート24が活性化されると
ORゲート26によってカウンタ23のリセット入力RSTに入
力される同期リセット信号が“1"となり、次のクロック
でカウンタ値が“0000"となる。即ち、このカウンタは1
0進カウンタにより構成される。また、ゲート24の他方
の出力はゲート25に接続されこのゲート25はストップス
テート信号S3により開かれて信号S4を出力する。これに
より、カウンタ23のカウント値が“1001"になってもCPU
がストップ状態にある時はゲート20,27は活性化されな
い。
きはゲート17が選択されてTOD CLKを得、また、ゲート2
9を介してCPT CLKを得る。一方、試験／デバッグ時には
信号D,S2,S4によって回路（Ｂ）のゲート19,20,21を介
してTOD CLKを得、また信号D,S4によって回路（Ｃ）の
ゲート27,28,30を介してCPT CLKを得る。この場合、信
号S4を得るための疑似クロック発生回路Ａは以下のよう
に動作する。即ち、カウンタ23はゲート22の出力により
カウントアップする４ビットカウンタであり、カウント
が“1001"になった時になったときに出力し、ゲート24
が活性化される。この値はシステムロック用のOSC11と
タイマ用のOSC12の発振周期により決められる値であ
り、本例ではシステムクロックが約6ns、タイマクロッ
クが約62.5nsの場合である。ゲート24が活性化されると
ORゲート26によってカウンタ23のリセット入力RSTに入
力される同期リセット信号が“1"となり、次のクロック
でカウンタ値が“0000"となる。即ち、このカウンタは1
0進カウンタにより構成される。また、ゲート24の他方
の出力はゲート25に接続されこのゲート25はストップス
テート信号S3により開かれて信号S4を出力する。これに
より、カウンタ23のカウント値が“1001"になってもCPU
がストップ状態にある時はゲート20,27は活性化されな
い。
ストップ状態でなければゲート20,27は活性化され、
これらはTOD,CPTカウンタのイネイブル信号となる。ゲ
ート20に入力されるクロックストップ信号S2は、カウン
タ23が値“1001"の状態でかつクロックストップ信号S2
が値１の場合にゲート20を非活性にするためにある。つ
まり、カウンタ23が値“1001"となると同時にクロック
ストップ信号S2が値１となるとカウンタ23は値“1001"
を保持し続けるため、この時のゲート18からのクロック
出力（−TOD CLK）を抑止することを目的としている。
これらはTOD,CPTカウンタのイネイブル信号となる。ゲ
ート20に入力されるクロックストップ信号S2は、カウン
タ23が値“1001"の状態でかつクロックストップ信号S2
が値１の場合にゲート20を非活性にするためにある。つ
まり、カウンタ23が値“1001"となると同時にクロック
ストップ信号S2が値１となるとカウンタ23は値“1001"
を保持し続けるため、この時のゲート18からのクロック
出力（−TOD CLK）を抑止することを目的としている。
第５図は本発明のTODタイマのクロックカウンタ（−T
OD CLK）のタイミングチャート例である。この例ではデ
バッグ信号（＋Ｄ）がオンの場合を示している。カウン
タ23は10進カウンタとして動作し、ゲートクロック
（Ｇ）が停止するとカウントを停止する。クロックスト
ップ信号（S2）及びストップステート信号（S3）がオフ
の状態で、このカウンタ23が値９となると、ゲート25の
出力（S4）及びゲート21の出力は「０」となり、ゲート
18からのクロック出力（−TOD CLK）を許可する。しか
し、クロックストップ信号（S2）又はストップステート
信号（S3）がオン状態ではゲート21の出力「１」とな
り、ゲート18からのクロック出力（−TOD CLK）を抑止
する。
OD CLK）のタイミングチャート例である。この例ではデ
バッグ信号（＋Ｄ）がオンの場合を示している。カウン
タ23は10進カウンタとして動作し、ゲートクロック
（Ｇ）が停止するとカウントを停止する。クロックスト
ップ信号（S2）及びストップステート信号（S3）がオフ
の状態で、このカウンタ23が値９となると、ゲート25の
出力（S4）及びゲート21の出力は「０」となり、ゲート
18からのクロック出力（−TOD CLK）を許可する。しか
し、クロックストップ信号（S2）又はストップステート
信号（S3）がオン状態ではゲート21の出力「１」とな
り、ゲート18からのクロック出力（−TOD CLK）を抑止
する。
この結果、１クロックづつクロックを出力しながらハ
ードウェアの動作を確認する場合に、TODタイマもカウ
ントを停止し、10クロック出力する毎にTODタイマがカ
ウントアップすることが期待でき、TODタイマ値に依存
するようなプログラムやハードウェアの試験が可能とな
る。また、CPU停止とともにTODタイマも停止するため
に、TODタイマ値に依存するようなプログラムのステッ
プ実行が可能となる。同様にCPUタイマについても10ク
ロック出力する毎にカウントアップすることが期待で
き、CPUタイマ値に依存するようなプログラムやハード
ウェアの試験が可能となる。
ードウェアの動作を確認する場合に、TODタイマもカウ
ントを停止し、10クロック出力する毎にTODタイマがカ
ウントアップすることが期待でき、TODタイマ値に依存
するようなプログラムやハードウェアの試験が可能とな
る。また、CPU停止とともにTODタイマも停止するため
に、TODタイマ値に依存するようなプログラムのステッ
プ実行が可能となる。同様にCPUタイマについても10ク
ロック出力する毎にカウントアップすることが期待で
き、CPUタイマ値に依存するようなプログラムやハード
ウェアの試験が可能となる。
以上説明したように本発明によれば、TOD,CPTのカウ
ントタイミングはタイマ用の発振器とは無関係にシステ
ムクロック側から正確に予想でき、CPUのストップ状態
やシステムクロックのストップ指令でTODも停止させる
ことができ、またシステムクロックを停止させた後再ス
タートさせた時も同様にカウントタイミングが予測でき
る。さらに、カウントの結果生じるタイマ割込みも予想
可能となる。これらのことは試験／デバッグ時における
再現を可能とし試験効率を著しく向上させることができ
る。
ントタイミングはタイマ用の発振器とは無関係にシステ
ムクロック側から正確に予想でき、CPUのストップ状態
やシステムクロックのストップ指令でTODも停止させる
ことができ、またシステムクロックを停止させた後再ス
タートさせた時も同様にカウントタイミングが予測でき
る。さらに、カウントの結果生じるタイマ割込みも予想
可能となる。これらのことは試験／デバッグ時における
再現を可能とし試験効率を著しく向上させることができ
る。
第１図は本発明のタイマクロック制御回路図、 および 第２図は従来のタイマクロック制御回路図である。 第３図は第２図に示す従来回路におけるTODクロックの
タイミングチャートの例である。 第４図は従来のCPTクロックの問題点を説明するタイミ
ングチャートである。 第５図は本発明におけるデバッグモード時のタイミング
チャートである。 （符号の説明） 13〜16,31〜34……フリップフロップ回路、 23……カウンタ、 17〜21,22,24〜26,27〜30,35……ゲート。
タイミングチャートの例である。 第４図は従来のCPTクロックの問題点を説明するタイミ
ングチャートである。 第５図は本発明におけるデバッグモード時のタイミング
チャートである。 （符号の説明） 13〜16,31〜34……フリップフロップ回路、 23……カウンタ、 17〜21,22,24〜26,27〜30,35……ゲート。
Claims (1)
- 【請求項１】情報処理装置におけるCPUのタイマ制御方
式において、 システムの試験／デバッグ時に時刻表示用のタイマクロ
ックに相当する疑似タイマクロックをシステムクロック
に基づいて作成する疑似タイマクロック発生手段（Ａ）
と、 試験／デバック時に発せられるデバッグ信号（＋Ｄ）
と、クロックを停止するクロックストップ信号（S2）
と、前記疑似タイマクロック発生手段（Ａ）からの出力
信号（S4）に基づいてタイマクロックを得る手段（Ｂ）
と、 前記デバッグ信号（＋Ｄ）と前記出力信号（S4）に基づ
いて別のタイマクロックを得る手段（Ｃ）とを備え、 試験／デバッグ時に時刻用タイマクロックの停止および
システムクロックとの同期を行うことによって、タイマ
の更新タイミングおよび割込みタイミングの再現と、CP
Uストップ状態でのタイマ値を保存するようにしたこと
を特徴とするタイマ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201912A JP2646436B2 (ja) | 1987-08-14 | 1987-08-14 | タイマ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201912A JP2646436B2 (ja) | 1987-08-14 | 1987-08-14 | タイマ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446115A JPS6446115A (en) | 1989-02-20 |
| JP2646436B2 true JP2646436B2 (ja) | 1997-08-27 |
Family
ID=16448869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201912A Expired - Fee Related JP2646436B2 (ja) | 1987-08-14 | 1987-08-14 | タイマ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646436B2 (ja) |
-
1987
- 1987-08-14 JP JP62201912A patent/JP2646436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446115A (en) | 1989-02-20 |
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