JPH0723758Y2 - 帰零スイッチ機構 - Google Patents
帰零スイッチ機構Info
- Publication number
- JPH0723758Y2 JPH0723758Y2 JP1991113217U JP11321791U JPH0723758Y2 JP H0723758 Y2 JPH0723758 Y2 JP H0723758Y2 JP 1991113217 U JP1991113217 U JP 1991113217U JP 11321791 U JP11321791 U JP 11321791U JP H0723758 Y2 JPH0723758 Y2 JP H0723758Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- reset
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、時計の表示時刻のリセ
ットや帰零時に操作するスイッチのチャタリングを防止
するために生じるタイムディレイを小さくするスイッチ
機構に関するものである。
ットや帰零時に操作するスイッチのチャタリングを防止
するために生じるタイムディレイを小さくするスイッチ
機構に関するものである。
【０００２】
【従来の技術】従来の時計においては、帰零あるいは時
刻リセットをするためのスイッチの操作により発生する
リセット信号で、一様に計時信号発生回路をリセットし
ていた。
刻リセットをするためのスイッチの操作により発生する
リセット信号で、一様に計時信号発生回路をリセットし
ていた。
【０００３】
【考案が解決しようとする課題】従来より、スイッチ操
作時のチャタリングを防ぐため、チャタリング防止回路
が設けられていることが多い。通常、このようなチャタ
リング防止回路を前述した帰零等のスイッチに設ける
と、このチャタリング防止回路から出力される信号に応
答して発生するリセット信号で計時信号発生回路をリセ
ットする構成となる。このため、チャタリング防止に係
るタイムディレイが影響して、実際にスイッチを操作し
た時点から遅れて時刻がリセットされることになり、時
刻ズレが生じていた。
作時のチャタリングを防ぐため、チャタリング防止回路
が設けられていることが多い。通常、このようなチャタ
リング防止回路を前述した帰零等のスイッチに設ける
と、このチャタリング防止回路から出力される信号に応
答して発生するリセット信号で計時信号発生回路をリセ
ットする構成となる。このため、チャタリング防止に係
るタイムディレイが影響して、実際にスイッチを操作し
た時点から遅れて時刻がリセットされることになり、時
刻ズレが生じていた。
【０００４】本考案は、上記課題に鑑みなされたもの
で、その目的は、チャタリング防止に係るタイムディレ
イの影響をできる限り小さくして、著しい時刻ズレの発
生を防ぐことにある。
で、その目的は、チャタリング防止に係るタイムディレ
イの影響をできる限り小さくして、著しい時刻ズレの発
生を防ぐことにある。
【０００５】
【課題を解決するための手段】本考案の帰零スイッチ機
構は、基準信号を出力する基準信号発生回路と、各出力
を次段のクロック入力に印加する複数のフリップフロッ
プＦＦ１〜ＦＦｎからなり初段のフリップフロップＦＦ
１が前記基準信号を入力し最終段のフリップフロップＦ
Ｆｎが計時信号を出力する計時信号発生回路と、前記計
時信号を入力して時刻を計時する計時回路と、該計時回
路が計時する時刻を表示する表示部と、を有する時計に
おいて、帰零スイッチからの信号を入力すると前記計時
信号発生回路内のフリップフロップＦＦｍからの信号に
基づいて一定時間後に操作信号を出力するチャタリング
防止回路と、前記操作信号に応答してリセット信号を発
生して前記計時信号発生回路内のフリップフロップＦＦ
ｍ＋１のセット入力とこのフリップフロップＦＦｍ＋１
とＦＦｍ−１及びＦＦｍを除く他のフリップフロップの
リセット入力に印加するリセット信号出力回路と、前記
チャタリング防止回路に帰零スイッチから信号が印加さ
れた時の前記計時信号発生回路内のフリップフロップＦ
Ｆｍの出力信号の状態を保持するラッチ回路と、該ラッ
チ回路からの信号に応じて前記リセット信号を前記計時
信号発生回路内のフリップフロップＦＦｍ−１及びＦＦ
ｍのセット入力又はフリップフロップＦＦｍ−１及びＦ
Ｆｍのリセット入力に切換出力するゲート回路と、から
なるものである。
構は、基準信号を出力する基準信号発生回路と、各出力
を次段のクロック入力に印加する複数のフリップフロッ
プＦＦ１〜ＦＦｎからなり初段のフリップフロップＦＦ
１が前記基準信号を入力し最終段のフリップフロップＦ
Ｆｎが計時信号を出力する計時信号発生回路と、前記計
時信号を入力して時刻を計時する計時回路と、該計時回
路が計時する時刻を表示する表示部と、を有する時計に
おいて、帰零スイッチからの信号を入力すると前記計時
信号発生回路内のフリップフロップＦＦｍからの信号に
基づいて一定時間後に操作信号を出力するチャタリング
防止回路と、前記操作信号に応答してリセット信号を発
生して前記計時信号発生回路内のフリップフロップＦＦ
ｍ＋１のセット入力とこのフリップフロップＦＦｍ＋１
とＦＦｍ−１及びＦＦｍを除く他のフリップフロップの
リセット入力に印加するリセット信号出力回路と、前記
チャタリング防止回路に帰零スイッチから信号が印加さ
れた時の前記計時信号発生回路内のフリップフロップＦ
Ｆｍの出力信号の状態を保持するラッチ回路と、該ラッ
チ回路からの信号に応じて前記リセット信号を前記計時
信号発生回路内のフリップフロップＦＦｍ−１及びＦＦ
ｍのセット入力又はフリップフロップＦＦｍ−１及びＦ
Ｆｍのリセット入力に切換出力するゲート回路と、から
なるものである。
【０００６】
【作用】本考案のスイッチ機構においては、リセット信
号により計時信号発生回路内のフリップフロップ（以下
省略又は「ＦＦ」と略称する）ＦＦ１〜ＦＦｎを全てリ
セットするのではなく、その中でもチャタリング防止回
路にクロック信号を供給しているＦＦｍと、その前段の
ＦＦｍ−１へのリセット信号供給を、スイッチ操作時に
おけるＦＦｍの出力状態に応じてそのセット入力又はリ
セット入力への供給に切り換えている。また、ＦＦｍの
後段のＦＦｍ＋１には、常にリセット信号がそのセット
入力に供給されるように構成している。これにより、リ
セット信号発生後、ＦＦｍ−１、ＦＦｍ、ＦＦｍ＋１の
出力状態が、スイッチ操作からリセット信号が発生する
までのタイムディレイを補うように設定され、スイッチ
操作時にリセットされたかのように設定される。従っ
て、チャタリング防止に係る遅れを最小限に抑えること
ができる。
号により計時信号発生回路内のフリップフロップ（以下
省略又は「ＦＦ」と略称する）ＦＦ１〜ＦＦｎを全てリ
セットするのではなく、その中でもチャタリング防止回
路にクロック信号を供給しているＦＦｍと、その前段の
ＦＦｍ−１へのリセット信号供給を、スイッチ操作時に
おけるＦＦｍの出力状態に応じてそのセット入力又はリ
セット入力への供給に切り換えている。また、ＦＦｍの
後段のＦＦｍ＋１には、常にリセット信号がそのセット
入力に供給されるように構成している。これにより、リ
セット信号発生後、ＦＦｍ−１、ＦＦｍ、ＦＦｍ＋１の
出力状態が、スイッチ操作からリセット信号が発生する
までのタイムディレイを補うように設定され、スイッチ
操作時にリセットされたかのように設定される。従っ
て、チャタリング防止に係る遅れを最小限に抑えること
ができる。
【０００７】
【実施例】図１は本考案の一実施例に係る帰零スイッチ
機構の構成を示す回路図である。２は基準信号発生回路
であり、発振器４と、その出力信号を分周して信号φ
０、φｓを出力する分周器６と、から構成されている。
機構の構成を示す回路図である。２は基準信号発生回路
であり、発振器４と、その出力信号を分周して信号φ
０、φｓを出力する分周器６と、から構成されている。
【０００８】８は１Ｈｚの計時信号を出力する計時信号
発生回路であり、本実施例においては７個のＦＦ１１〜
ＦＦ１７からなり、各ＦＦはその出力反転Ｑから出力す
る信号を次段のＦＦのクロック入力Ｃに印加すると共
に、その出力反転Ｑからの信号を各自のデータ入力Ｄに
入力するように構成されている。このため、ＦＦ１１の
クロック入力Ｃに所定の高周波数を有する信号φｓを印
加すと、順次この信号φｓは分周されて、ＦＦ１７の出
力反転Ｑから１Ｈｚの計時信号が出力される。
発生回路であり、本実施例においては７個のＦＦ１１〜
ＦＦ１７からなり、各ＦＦはその出力反転Ｑから出力す
る信号を次段のＦＦのクロック入力Ｃに印加すると共
に、その出力反転Ｑからの信号を各自のデータ入力Ｄに
入力するように構成されている。このため、ＦＦ１１の
クロック入力Ｃに所定の高周波数を有する信号φｓを印
加すと、順次この信号φｓは分周されて、ＦＦ１７の出
力反転Ｑから１Ｈｚの計時信号が出力される。
【０００９】１８は計時回路であり、計時信号を入力し
てカウントする秒カウンタ２０と、その出力する桁上げ
信号とＦＦ１６からの早送り信号とを入力して後述する
チャタリング防止回路からの信号に基づいて切換出力す
る分修正回路２２と、その出力信号を入力して時刻の分
桁をカウントする分カウンタ２４と、その出力する桁上
げ信号と早送り信号とを入力して後述するチャタリング
防止回路からの信号に基づいて切換出力する時桁修正回
路２６と、その出力信号を入力して時刻の時桁をカウン
トする時カウンタ２８と、から構成されている。
てカウントする秒カウンタ２０と、その出力する桁上げ
信号とＦＦ１６からの早送り信号とを入力して後述する
チャタリング防止回路からの信号に基づいて切換出力す
る分修正回路２２と、その出力信号を入力して時刻の分
桁をカウントする分カウンタ２４と、その出力する桁上
げ信号と早送り信号とを入力して後述するチャタリング
防止回路からの信号に基づいて切換出力する時桁修正回
路２６と、その出力信号を入力して時刻の時桁をカウン
トする時カウンタ２８と、から構成されている。
【００１０】２９は時刻を表示する表示部であり、秒カ
ウンタ２０、分カウンタ２４及び時カウンタ２８からの
信号を入力してコード信号を出力するデコーダ３１と、
その出力するコード信号に基づいて表示信号を出力する
ドライバ３３と、その表示信号に基づいて時刻を表示す
る表示装置３５と、から構成されている。
ウンタ２０、分カウンタ２４及び時カウンタ２８からの
信号を入力してコード信号を出力するデコーダ３１と、
その出力するコード信号に基づいて表示信号を出力する
ドライバ３３と、その表示信号に基づいて時刻を表示す
る表示装置３５と、から構成されている。
【００１１】３２〜３６は、それぞれ秒、分、時桁の各
表示を修正するためのスイッチからの信号を入力して、
そのチャタリングの発生を防止するチャタリング防止回
路である。このチャタリング防止回路３２〜３６には、
それぞれ２つのＦＦ３８・４０、４２・４４、４６・４
８と、その間に設けられた各２つのアンドゲート５０・
５２、５４・５６、５８・６０とオアゲート６２・６
４、６６・６８、７０・７２と、から構成されている。
ＦＦ３８、４２、４６のデータ入力Ｄにはそれぞれスイ
ッチからの信号Ｓ、Ｍ、Ｈが印加されており、ＦＦ３８
〜４８のクロック入力にはＦＦ１２の出力Ｑからの信号
が印加されている。また、アンドゲート５０、５４、５
８とオアゲート６２、６６、７０は共に、それぞれ信号
Ｓ、Ｍ、ＨとＦＦ３８、４２、４６の出力Ｑからの信号
を入力している。アンドゲート５２、５６、６０はその
オアゲート６２、６６、７０の出力信号とＦＦ４０、４
４、４８の出力Ｑからの信号を入力し、またオアゲート
６４、６８、７２はアンドゲート５０・５２、５４・５
６、５８・６０からの信号を入力してそれぞれＦＦ４
０、４４、４８のデータ入力に出力信号を印加してい
る。
表示を修正するためのスイッチからの信号を入力して、
そのチャタリングの発生を防止するチャタリング防止回
路である。このチャタリング防止回路３２〜３６には、
それぞれ２つのＦＦ３８・４０、４２・４４、４６・４
８と、その間に設けられた各２つのアンドゲート５０・
５２、５４・５６、５８・６０とオアゲート６２・６
４、６６・６８、７０・７２と、から構成されている。
ＦＦ３８、４２、４６のデータ入力Ｄにはそれぞれスイ
ッチからの信号Ｓ、Ｍ、Ｈが印加されており、ＦＦ３８
〜４８のクロック入力にはＦＦ１２の出力Ｑからの信号
が印加されている。また、アンドゲート５０、５４、５
８とオアゲート６２、６６、７０は共に、それぞれ信号
Ｓ、Ｍ、ＨとＦＦ３８、４２、４６の出力Ｑからの信号
を入力している。アンドゲート５２、５６、６０はその
オアゲート６２、６６、７０の出力信号とＦＦ４０、４
４、４８の出力Ｑからの信号を入力し、またオアゲート
６４、６８、７２はアンドゲート５０・５２、５４・５
６、５８・６０からの信号を入力してそれぞれＦＦ４
０、４４、４８のデータ入力に出力信号を印加してい
る。
【００１２】７４はリセット信号出力回路であり、ＦＦ
４０の出力Ｑからの信号をクロック入力Ｃに入力すると
共にリセット入力Ｒにクロック信号φ０を入力し、更に
データ入力ＤがＨレベルに接続されたＦＦ７６と、その
出力信号をクロック入力Ｃに入力し又データ入力がＨレ
ベルに接続され更にリセット入力Ｒにクロック信号φ０
を入力するＦＦ７７と、から構成されている。このＦＦ
７６の出力Ｑから出力されるリセット信号は、後述する
ゲート回路とＦＦ１３のセット入力、ＦＦ１４〜１７の
リセット入力に印加され、ＦＦ７７の出力Ｑから出力さ
れるリセット信号Ａは秒カウンタ２０と分カウンタ２４
のリセット入力Ｒに印加される。
４０の出力Ｑからの信号をクロック入力Ｃに入力すると
共にリセット入力Ｒにクロック信号φ０を入力し、更に
データ入力ＤがＨレベルに接続されたＦＦ７６と、その
出力信号をクロック入力Ｃに入力し又データ入力がＨレ
ベルに接続され更にリセット入力Ｒにクロック信号φ０
を入力するＦＦ７７と、から構成されている。このＦＦ
７６の出力Ｑから出力されるリセット信号は、後述する
ゲート回路とＦＦ１３のセット入力、ＦＦ１４〜１７の
リセット入力に印加され、ＦＦ７７の出力Ｑから出力さ
れるリセット信号Ａは秒カウンタ２０と分カウンタ２４
のリセット入力Ｒに印加される。
【００１３】７８はラッチ回路であり、ＦＦ１２の出力
Ｑからの信号を反転するインバータ８０と、その出力信
号とＦＦ３８の出力反転Ｑからの信号を入力するアンド
ゲート８２と、その出力信号をクロック入力Ｃに入力す
ると共にＦＦ３８の出力反転Ｑからの信号をデータ入力
Ｄに入力するＦＦ８４と、から構成されている。
Ｑからの信号を反転するインバータ８０と、その出力信
号とＦＦ３８の出力反転Ｑからの信号を入力するアンド
ゲート８２と、その出力信号をクロック入力Ｃに入力す
ると共にＦＦ３８の出力反転Ｑからの信号をデータ入力
Ｄに入力するＦＦ８４と、から構成されている。
【００１４】８６、８８はゲート回路である。ゲート回
路８６はＦＦ８４の出力Ｑからの信号とＦＦ７６からの
リセット信号を入力してＦＦ１１、１２のセット入力Ｓ
にそれぞれ出力信号を印加するアンドゲート９０、９２
から構成されている。また、ゲート回路８８はＦＦ８４
の出力反転Ｑからの信号とＦＦ７６からのリセット信号
を入力してＦＦ１１、１２のリセット入力Ｒにそれぞれ
出力信号を印加するアンドゲート９４、９６から構成さ
れている。
路８６はＦＦ８４の出力Ｑからの信号とＦＦ７６からの
リセット信号を入力してＦＦ１１、１２のセット入力Ｓ
にそれぞれ出力信号を印加するアンドゲート９０、９２
から構成されている。また、ゲート回路８８はＦＦ８４
の出力反転Ｑからの信号とＦＦ７６からのリセット信号
を入力してＦＦ１１、１２のリセット入力Ｒにそれぞれ
出力信号を印加するアンドゲート９４、９６から構成さ
れている。
【００１５】尚、９８は桁上げ回路であり、分カウンタ
２４のカウント値からその内容が３０以上であることを
判定する判定回路１００と、その出力信号とリセット信
号を入力して時修正回路２６を介して時カウンタ２８の
カウント値を１進めるアンドゲート１０２と、から構成
されている。
２４のカウント値からその内容が３０以上であることを
判定する判定回路１００と、その出力信号とリセット信
号を入力して時修正回路２６を介して時カウンタ２８の
カウント値を１進めるアンドゲート１０２と、から構成
されている。
【００１６】次に上記構成からなる帰零スイッチ機構の
動作を図２に示すタイムチャートに基づいて説明する。
今、スイッチが操作されて信号ＳがＨレベルに立ち上が
ると、ＦＦ３８はＦＦ１２の出力Ｑの立ち上がりに同期
してその出力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにす
る。このＦＦ３８の出力ＱがＨレベルになると、この信
号は信号Ｓにより既に開状態になっているアンドゲート
５０とオアゲート６４を介してＦＦ４０のデータ入力Ｄ
に印加される。これによりＦＦ４０は、ＦＦ１２の出力
Ｑの次の立ち上がりに同期してその出力ＱをＨレベルに
する。このＦＦ４０の出力信号がＨレベルになると、そ
の立ち上がりに同期してＦＦ７６からのリセット信号に
トリガパルスが発生する。
動作を図２に示すタイムチャートに基づいて説明する。
今、スイッチが操作されて信号ＳがＨレベルに立ち上が
ると、ＦＦ３８はＦＦ１２の出力Ｑの立ち上がりに同期
してその出力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにす
る。このＦＦ３８の出力ＱがＨレベルになると、この信
号は信号Ｓにより既に開状態になっているアンドゲート
５０とオアゲート６４を介してＦＦ４０のデータ入力Ｄ
に印加される。これによりＦＦ４０は、ＦＦ１２の出力
Ｑの次の立ち上がりに同期してその出力ＱをＨレベルに
する。このＦＦ４０の出力信号がＨレベルになると、そ
の立ち上がりに同期してＦＦ７６からのリセット信号に
トリガパルスが発生する。
【００１７】一方、信号ＳがＨレベルになった時にＦＦ
１２の出力Ｑからの信号がＨレベルであると、ＦＦ３８
がその信号の立ち上がりにより出力状態を切り換える前
に、その信号の立ち下がりに同期してＦＦ８４がその出
力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにする。その後、
前述したようにＦＦ３８の出力反転ＱがＬレベルになる
と、アンドゲート８２が閉状態になり、ＦＦ８４の出力
状態はＦＦ１２からの信号に同期して切り換わることな
く保持される。これによりＦＦ８４の出力Ｑからの信号
によりアンドゲート９０、９２が開状態になる。更にそ
の後、前述したようにＦＦ７６からトリガパルスが出力
されると、このトリガパルスはアンドゲート９０、９２
の出力に発生してＦＦ１１、１２をセットすると共に、
ＦＦ１３のセット入力にも印加されてこれをセットし、
更にＦＦ１４〜１７のリセット入力に印加されてこれら
をリセットする。この結果、ＦＦ１１〜ＦＦ１３の出力
Ｑはこの時点でＨレベルとなり、ＦＦ１４〜ＦＦ１７の
出力ＱはＬレベルになる。
１２の出力Ｑからの信号がＨレベルであると、ＦＦ３８
がその信号の立ち上がりにより出力状態を切り換える前
に、その信号の立ち下がりに同期してＦＦ８４がその出
力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにする。その後、
前述したようにＦＦ３８の出力反転ＱがＬレベルになる
と、アンドゲート８２が閉状態になり、ＦＦ８４の出力
状態はＦＦ１２からの信号に同期して切り換わることな
く保持される。これによりＦＦ８４の出力Ｑからの信号
によりアンドゲート９０、９２が開状態になる。更にそ
の後、前述したようにＦＦ７６からトリガパルスが出力
されると、このトリガパルスはアンドゲート９０、９２
の出力に発生してＦＦ１１、１２をセットすると共に、
ＦＦ１３のセット入力にも印加されてこれをセットし、
更にＦＦ１４〜１７のリセット入力に印加されてこれら
をリセットする。この結果、ＦＦ１１〜ＦＦ１３の出力
Ｑはこの時点でＨレベルとなり、ＦＦ１４〜ＦＦ１７の
出力ＱはＬレベルになる。
【００１８】また、信号ＳがＨレベルになった時にＦＦ
１２の出力Ｑからの信号がＬレベルであると、今度はＦ
Ｆ８４がその信号の立ち下がりにより出力状態を切り換
える前に、その信号の立ち上がりに同期してＦＦ３８が
その出力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにする。こ
のため、アンドゲート８２は閉状態になり、ＦＦ８４の
出力Ｑ、反転ＱはＦＦ１２からの信号に同期して切り換
わることなくそれぞれＬ、Ｈレベルに保たれる。これに
より、今度はＦＦ８４の出力反転Ｑからの信号によりア
ンドゲート９４、９６が開状態になる。その後、前述し
たようにＦＦ７６からトリガパルスが出力されると、こ
のトリガパルスはアンドゲート９４、９６の出力に発生
してＦＦ１１、１２をリセットすると共にＦＦ１３をセ
ットし、更にＦＦ１４〜１７をリセットする。この結
果、ＦＦ１１、ＦＦ１２及びＦＦ１４〜ＦＦ１７の出力
Ｑはこの時点でＬレベルとなり、ＦＦ１３の出力ＱはＨ
レベルになる。
１２の出力Ｑからの信号がＬレベルであると、今度はＦ
Ｆ８４がその信号の立ち下がりにより出力状態を切り換
える前に、その信号の立ち上がりに同期してＦＦ３８が
その出力Ｑ、反転ＱをそれぞれＨ、Ｌレベルにする。こ
のため、アンドゲート８２は閉状態になり、ＦＦ８４の
出力Ｑ、反転ＱはＦＦ１２からの信号に同期して切り換
わることなくそれぞれＬ、Ｈレベルに保たれる。これに
より、今度はＦＦ８４の出力反転Ｑからの信号によりア
ンドゲート９４、９６が開状態になる。その後、前述し
たようにＦＦ７６からトリガパルスが出力されると、こ
のトリガパルスはアンドゲート９４、９６の出力に発生
してＦＦ１１、１２をリセットすると共にＦＦ１３をセ
ットし、更にＦＦ１４〜１７をリセットする。この結
果、ＦＦ１１、ＦＦ１２及びＦＦ１４〜ＦＦ１７の出力
Ｑはこの時点でＬレベルとなり、ＦＦ１３の出力ＱはＨ
レベルになる。
【００１９】時刻を時報等に合わせて帰零させる際、ス
イッチ操作と同時に計時信号発生回路８をリセットする
ことが理想的である。このように、スイッチ操作によ
り、即ち図１中の信号Ｓの立ち上がりによりＦＦ１１〜
ＦＦ１７をリセットしたと仮定した場合のＦＦ１１〜Ｆ
Ｆ１４の出力Ｑに発生する信号を図２の下段に示してい
る。この信号と図２の上段及び中段の信号とを比較する
と、従来はＦＦ７６の出力Ｑに発生するトリガパルスで
ＦＦ１１〜ＦＦ１７を全てリセットしていたため、信号
Ｓの立ち上がりからトリガパルス発生までの時間Ｔ１、
Ｔ３、Ｔ５だけ時刻がズレてしまうことになる。これに
対して本実施例の場合、ＦＦ７６の出力Ｑにトリガパル
スが発生して時刻がリセットされた直後のＦＦ１４の出
力Ｑに発生する信号を見ると、下段に示す理想的な信号
に比べてわずかに時間Ｔ２の遅れが発生するだけであ
る。これは、ＦＦ１２の出力ＱがＨレベルのときに信号
Ｓが立ち上がった場合であり、ＦＦ１２の出力ＱがＬレ
ベルのときに信号Ｓが立ち上がった場合にも同様にＦＦ
１４の出力Ｑに発生する信号は理想的な信号に比べてわ
ずかに時間Ｔ４、Ｔ６しか遅れないことになる。
イッチ操作と同時に計時信号発生回路８をリセットする
ことが理想的である。このように、スイッチ操作によ
り、即ち図１中の信号Ｓの立ち上がりによりＦＦ１１〜
ＦＦ１７をリセットしたと仮定した場合のＦＦ１１〜Ｆ
Ｆ１４の出力Ｑに発生する信号を図２の下段に示してい
る。この信号と図２の上段及び中段の信号とを比較する
と、従来はＦＦ７６の出力Ｑに発生するトリガパルスで
ＦＦ１１〜ＦＦ１７を全てリセットしていたため、信号
Ｓの立ち上がりからトリガパルス発生までの時間Ｔ１、
Ｔ３、Ｔ５だけ時刻がズレてしまうことになる。これに
対して本実施例の場合、ＦＦ７６の出力Ｑにトリガパル
スが発生して時刻がリセットされた直後のＦＦ１４の出
力Ｑに発生する信号を見ると、下段に示す理想的な信号
に比べてわずかに時間Ｔ２の遅れが発生するだけであ
る。これは、ＦＦ１２の出力ＱがＨレベルのときに信号
Ｓが立ち上がった場合であり、ＦＦ１２の出力ＱがＬレ
ベルのときに信号Ｓが立ち上がった場合にも同様にＦＦ
１４の出力Ｑに発生する信号は理想的な信号に比べてわ
ずかに時間Ｔ４、Ｔ６しか遅れないことになる。
【００２０】尚、ＦＦ７６の出力Ｑにトリガパルスが発
生すると、その立ち上がりに同期してＦＦ７７の出力信
号Ａにもトリガパルスが発生し、この信号により秒カウ
ンタ２０と分カウンタ２４がリセットされ、計時信号発
生回路８からの計時信号に応答して再びカウントを開始
する。
生すると、その立ち上がりに同期してＦＦ７７の出力信
号Ａにもトリガパルスが発生し、この信号により秒カウ
ンタ２０と分カウンタ２４がリセットされ、計時信号発
生回路８からの計時信号に応答して再びカウントを開始
する。
【００２１】
【考案の効果】本考案によれば、チャタリング防止に係
る時間を補うように計時信号発生回路内のＦＦのリセッ
ト後のスタートの状態を設定しているので、チャタリン
グ防止による時刻ズレの発生を最小限に抑えることがで
きる。
る時間を補うように計時信号発生回路内のＦＦのリセッ
ト後のスタートの状態を設定しているので、チャタリン
グ防止による時刻ズレの発生を最小限に抑えることがで
きる。
【図１】本考案の一実施例に係る帰零スイッチ機構の構
成を示す回路図である。
成を示す回路図である。
【図２】図１に示す信号等のタイムチャートである。
２ 基準信号発生回路 ８ 計時信号発生回路 １８ 計時回路 ２９ 表示部 ３２、３４、３６ チャタリング防止回路 ７４ リセット回路 ７８ ラッチ回路 ８６、８８ ゲート回路
Claims (1)
- 【請求項１】 基準信号を出力する基準信号発生回路
と、各出力を次段のクロック入力に印加する複数のフリ
ップフロップＦＦ１〜ＦＦｎからなり初段のフリップフ
ロップＦＦ１が前記基準信号を入力し最終段のフリップ
フロップＦＦｎが計時信号を出力する計時信号発生回路
と、前記計時信号を入力して時刻を計時する計時回路
と、該計時回路が計時する時刻を表示する表示部と、を
有する時計において、帰零スイッチからの信号を入力す
ると前記計時信号発生回路内のフリップフロップＦＦｍ
からの信号に基づいて一定時間後に操作信号を出力する
チャタリング防止回路と、前記操作信号に応答してリセ
ット信号を発生して前記計時信号発生回路内のフリップ
フロップＦＦｍ＋１のセット入力とこのフリップフロッ
プＦＦｍ＋１とＦＦｍ−１及びＦＦｍを除く他のフリッ
プフロップのリセット入力に印加するリセット信号出力
回路と、前記チャタリング防止回路に帰零スイッチから
信号が印加された時の前記計時信号発生回路内のフリッ
プフロップＦＦｍの出力信号の状態を保持するラッチ回
路と、該ラッチ回路からの信号に応じて前記リセット信
号を前記計時信号発生回路内のフリップフロップＦＦｍ
−１及びＦＦｍのセット入力又はフリップフロップＦＦ
ｍ−１及びＦＦｍのリセット入力に切換出力するゲート
回路と、からなることを特徴とする帰零スイッチ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991113217U JPH0723758Y2 (ja) | 1991-12-28 | 1991-12-28 | 帰零スイッチ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991113217U JPH0723758Y2 (ja) | 1991-12-28 | 1991-12-28 | 帰零スイッチ機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0557696U JPH0557696U (ja) | 1993-07-30 |
| JPH0723758Y2 true JPH0723758Y2 (ja) | 1995-05-31 |
Family
ID=14606545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991113217U Expired - Lifetime JPH0723758Y2 (ja) | 1991-12-28 | 1991-12-28 | 帰零スイッチ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0723758Y2 (ja) |
-
1991
- 1991-12-28 JP JP1991113217U patent/JPH0723758Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557696U (ja) | 1993-07-30 |
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