JPH0125033B2 - - Google Patents
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- JPH0125033B2 JPH0125033B2 JP58131555A JP13155583A JPH0125033B2 JP H0125033 B2 JPH0125033 B2 JP H0125033B2 JP 58131555 A JP58131555 A JP 58131555A JP 13155583 A JP13155583 A JP 13155583A JP H0125033 B2 JPH0125033 B2 JP H0125033B2
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- Japan
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- signal
- output
- chronograph
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 102100032392 Circadian-associated transcriptional repressor Human genes 0.000 description 3
- 101710130150 Circadian-associated transcriptional repressor Proteins 0.000 description 3
- 102100041023 Coronin-2A Human genes 0.000 description 3
- 101000748858 Homo sapiens Coronin-2A Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G9/00—Visual time or date indication means
- G04G9/0064—Visual time or date indication means in which functions not related to time can be displayed
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、時計用マイクロコンピユータに関
し、特に、クロノグラフカウンタを内蔵する時計
用マイクロコンピユータに関する。
し、特に、クロノグラフカウンタを内蔵する時計
用マイクロコンピユータに関する。
(ロ) 従来技術
近年、電子時計用の半導体集積回路が専用のマ
イクロコンピユータで形成されるに至つた。この
時計用マイクロコンピユータでは、プログラムに
よつて時計の各種機能が実現される。クロノグラ
フも、もちろんプログラムによつて実現される
が、時計用マイクロコンピユータの処理速度はそ
れ程速くないため、1/100秒桁の計測はプログラ
ムでは実現できない。そこで、1/100秒桁を計数
する専用のカウンタが内蔵された時計用マイクロ
コンピユータが開発されている。
イクロコンピユータで形成されるに至つた。この
時計用マイクロコンピユータでは、プログラムに
よつて時計の各種機能が実現される。クロノグラ
フも、もちろんプログラムによつて実現される
が、時計用マイクロコンピユータの処理速度はそ
れ程速くないため、1/100秒桁の計測はプログラ
ムでは実現できない。そこで、1/100秒桁を計数
する専用のカウンタが内蔵された時計用マイクロ
コンピユータが開発されている。
一方、この様な時計用マイクロコンピユータに
於いて、時計仕様の中にクロノグラフ動作がなけ
れば1/100秒桁の専用カウンタは全く使用されな
い。また、最近では、時計用マイクロコンピユー
タを、その低電圧、低消費電流動作の特徴を生し
て、電子機器等の制御に使用する機会が増え、こ
うしたアプリケーシヨンの中には、外部パルスを
計数する要求があり、この場合、プログラムによ
つてこのパルス信号を常に検出して計数する方法
と、外部インタラプト端子を使用する方法がある
が、いずれの場合も、パルス信号の周波数がマイ
クロコンピユータのサイクルタイムに近ずいてく
ると、処理しきれなくなる。
於いて、時計仕様の中にクロノグラフ動作がなけ
れば1/100秒桁の専用カウンタは全く使用されな
い。また、最近では、時計用マイクロコンピユー
タを、その低電圧、低消費電流動作の特徴を生し
て、電子機器等の制御に使用する機会が増え、こ
うしたアプリケーシヨンの中には、外部パルスを
計数する要求があり、この場合、プログラムによ
つてこのパルス信号を常に検出して計数する方法
と、外部インタラプト端子を使用する方法がある
が、いずれの場合も、パルス信号の周波数がマイ
クロコンピユータのサイクルタイムに近ずいてく
ると、処理しきれなくなる。
(ハ) 発明の目的
本発明は、上述した点に鑑みて為されたもので
あり、クロノグラフの専用カウンタをクロノグラ
フモードと、外部端子に印加されたパルスの計数
モードとにプログラムによつて切換えて使用可能
とすることにより、サイクルタイムと同等のパル
スでも処理可能となる多機能な時計用マイクロコ
ンピユータを提供するものである。
あり、クロノグラフの専用カウンタをクロノグラ
フモードと、外部端子に印加されたパルスの計数
モードとにプログラムによつて切換えて使用可能
とすることにより、サイクルタイムと同等のパル
スでも処理可能となる多機能な時計用マイクロコ
ンピユータを提供するものである。
(ニ) 発明の構成
本発明は、基準周波数信号を分周する分周回路
と、該分周回路からの分周出力を入力とし所定の
周波数の信号を作成するパルス発生回路と、該パ
ルス発生回路のパルスを計数するクロノグラフカ
ウンタとを備えた時計用マイクロコンピユータに
於いて、前記パルス発生回路の出力と外部入力端
子とに接続され、いずれか一方の信号を前記クロ
ノグラフカウンタに印加する切換ゲートと、該切
換ゲートの切換動作を制御するフリツプフロツプ
と、インストラクシヨンバスに送出された命令コ
ードを解読し、所定命令が実行されたとき前記フ
リツプフロツプをセツト及びリセツトする制御回
路とを備え、プログラムによつてクロノグラフモ
ードと、前記外部端子に印加される信号を計数す
るカウンタモードとが切換えられる構成である。
と、該分周回路からの分周出力を入力とし所定の
周波数の信号を作成するパルス発生回路と、該パ
ルス発生回路のパルスを計数するクロノグラフカ
ウンタとを備えた時計用マイクロコンピユータに
於いて、前記パルス発生回路の出力と外部入力端
子とに接続され、いずれか一方の信号を前記クロ
ノグラフカウンタに印加する切換ゲートと、該切
換ゲートの切換動作を制御するフリツプフロツプ
と、インストラクシヨンバスに送出された命令コ
ードを解読し、所定命令が実行されたとき前記フ
リツプフロツプをセツト及びリセツトする制御回
路とを備え、プログラムによつてクロノグラフモ
ードと、前記外部端子に印加される信号を計数す
るカウンタモードとが切換えられる構成である。
(ホ) 実施例
第１図は本発明の実施例を示す回路図である。
発振回路１は外部端子に接続された水晶振動子２
によつて定められた周波数、例えば、32768Hzの
基準周波数を発振し、その発振出力は分周回路３
に印加される。分周回路３はＴ−FF（Ｔ−フリツ
プフロツプ）が15段継続接続されて構成され、発
振回路１からの基準周波数信号を分周し、１Hzの
計時用信号を出力する。また、分周回路３の各段
の分周出力のうち所定の分周出力は、マイクロコ
ンピユータの動作を制御する複数のタイミング信
号の作成に使用され、更に、所定の分周出力は1/
１００秒パルス発生回路４に印加されている。1/100
秒パルス発生回路４は、印加された分周出力に基
いて、1/100秒桁の計数を行うための1/100秒パル
スを作成し出力する。この1/100秒パルスは、Ｔ
−FF５の出力Ｑで制御されるANDゲート６に入
力される。Ｔ−FF５は、クロノグラフモードに
於いて所定のスイツチが操作されたとき発生され
るスイツチ信号SWによつて反転し、ANDゲー
ト６に於いて、1/100秒パルスの導通と遮断を制
御するものであり、クロノグラフのスタート及び
ストツプを制御するものである。
発振回路１は外部端子に接続された水晶振動子２
によつて定められた周波数、例えば、32768Hzの
基準周波数を発振し、その発振出力は分周回路３
に印加される。分周回路３はＴ−FF（Ｔ−フリツ
プフロツプ）が15段継続接続されて構成され、発
振回路１からの基準周波数信号を分周し、１Hzの
計時用信号を出力する。また、分周回路３の各段
の分周出力のうち所定の分周出力は、マイクロコ
ンピユータの動作を制御する複数のタイミング信
号の作成に使用され、更に、所定の分周出力は1/
１００秒パルス発生回路４に印加されている。1/100
秒パルス発生回路４は、印加された分周出力に基
いて、1/100秒桁の計数を行うための1/100秒パル
スを作成し出力する。この1/100秒パルスは、Ｔ
−FF５の出力Ｑで制御されるANDゲート６に入
力される。Ｔ−FF５は、クロノグラフモードに
於いて所定のスイツチが操作されたとき発生され
るスイツチ信号SWによつて反転し、ANDゲー
ト６に於いて、1/100秒パルスの導通と遮断を制
御するものであり、クロノグラフのスタート及び
ストツプを制御するものである。
切換ゲート７は、ANDゲート８，９とORゲー
ト１０とから構成され、ANDゲート８の一方の
入力にはANDゲート６の出力が印加され、また、
ANDゲート９の一方の入力には、外部端子１１
から入力される信号が印加される。また、AND
ゲート８の他方の入力にはＲ−SFF１２の出力
が印加され、ANDゲート９の他方の入力にはＲ
−SFF１２の出力Ｑが印加されている。即ち、切
換ゲート７は、Ｒ−SFF１２によつて制御され、
ANDゲート６の出力と外部端子１１に印加され
る信号とを切り換えてクロノグラフカウンタ１３
に印加するものであり、Ｒ−SFF１２がリセツト
状態に於いては、出力が“１”となるため
ANDゲート８及びORゲート１０を介してAND
ゲート６の出力がクロノグラフカウンタ１３に供
給され、一方、Ｒ−SFF１２がセツト状態なる
と、出力Ｑが“１”となるからANDゲート９及
びORゲート１０を介して外部端子１１に入力さ
れた信号がクロノグラフカウンタ１３に印加され
る。
ト１０とから構成され、ANDゲート８の一方の
入力にはANDゲート６の出力が印加され、また、
ANDゲート９の一方の入力には、外部端子１１
から入力される信号が印加される。また、AND
ゲート８の他方の入力にはＲ−SFF１２の出力
が印加され、ANDゲート９の他方の入力にはＲ
−SFF１２の出力Ｑが印加されている。即ち、切
換ゲート７は、Ｒ−SFF１２によつて制御され、
ANDゲート６の出力と外部端子１１に印加され
る信号とを切り換えてクロノグラフカウンタ１３
に印加するものであり、Ｒ−SFF１２がリセツト
状態に於いては、出力が“１”となるため
ANDゲート８及びORゲート１０を介してAND
ゲート６の出力がクロノグラフカウンタ１３に供
給され、一方、Ｒ−SFF１２がセツト状態なる
と、出力Ｑが“１”となるからANDゲート９及
びORゲート１０を介して外部端子１１に入力さ
れた信号がクロノグラフカウンタ１３に印加され
る。
クロノグラフカウンタ１３は10進のBCDカウ
ンタであり、切換ゲート７から印加されるパルス
を計数し、10個のパルスを計数したとき出力され
るキヤリーによつてＲ−SFF１４をセツトする。
Ｒ−SFF１４は割込み要求の発生を記憶するフリ
ツプフロツプであり、Ｒ−SFF１４の出力Ｑは割
込み要求信号INTREQとして出力される。この
割込み要求信号INTREQは、マイクロコンピユ
ータ内部の割込み制御回路（図示せず）に印加さ
れ、割込みが受け付けられると割込み処理プログ
ラムによつて、クロノグラフモードの場合には
RAM（図示せず）内に設られた1/10秒桁計数デ
ータに加算処理等を行い、外部端子１１に入力さ
れたパルスを計数する外部パルス計数モードで
は、RAM内の外部パルス計数データに加算処理
を行う。また、割込みが受け付けられると割込み
制御回路から出力される割込みリセツト信号
INTRESETがORゲート１５を介してＲ−SFF
１４のリセツト端子Ｒに印加され、Ｒ−SFF１４
をリセツトする。更に、クロノグラフカウンタ１
３の４ビツト出力は、NORゲート１６の出力で
制御されるトランスミツシヨンゲート１７を介し
て、４ビツトのデータバス１８に接続される。
NORゲート１６及びNANDゲート１９は、16ビ
ツトのインストラクシヨン信号IR０〜IR１５に
送出された命令コードがクロノグラフカウンタ１
３の計数データを読み出すためのMCD命令
（Move Chrono Counter Data to AC＆RX）で
あることを検出するものであり、MCD命令が実
行されたときに、トランスミツシヨンゲート１７
を導通状態として、クロノグラフカウンタ１３の
計数データをデータバス１８に送出する。
ンタであり、切換ゲート７から印加されるパルス
を計数し、10個のパルスを計数したとき出力され
るキヤリーによつてＲ−SFF１４をセツトする。
Ｒ−SFF１４は割込み要求の発生を記憶するフリ
ツプフロツプであり、Ｒ−SFF１４の出力Ｑは割
込み要求信号INTREQとして出力される。この
割込み要求信号INTREQは、マイクロコンピユ
ータ内部の割込み制御回路（図示せず）に印加さ
れ、割込みが受け付けられると割込み処理プログ
ラムによつて、クロノグラフモードの場合には
RAM（図示せず）内に設られた1/10秒桁計数デ
ータに加算処理等を行い、外部端子１１に入力さ
れたパルスを計数する外部パルス計数モードで
は、RAM内の外部パルス計数データに加算処理
を行う。また、割込みが受け付けられると割込み
制御回路から出力される割込みリセツト信号
INTRESETがORゲート１５を介してＲ−SFF
１４のリセツト端子Ｒに印加され、Ｒ−SFF１４
をリセツトする。更に、クロノグラフカウンタ１
３の４ビツト出力は、NORゲート１６の出力で
制御されるトランスミツシヨンゲート１７を介し
て、４ビツトのデータバス１８に接続される。
NORゲート１６及びNANDゲート１９は、16ビ
ツトのインストラクシヨン信号IR０〜IR１５に
送出された命令コードがクロノグラフカウンタ１
３の計数データを読み出すためのMCD命令
（Move Chrono Counter Data to AC＆RX）で
あることを検出するものであり、MCD命令が実
行されたときに、トランスミツシヨンゲート１７
を導通状態として、クロノグラフカウンタ１３の
計数データをデータバス１８に送出する。
前述した切換ゲート７の切換を制御するＲ−
SFF１２は、制御回路２０によつてセツト及びリ
セツトされる。制御回路２０は、クロノグラフカ
ウンタ１３の入力を外部端子１１にセツトする
SCEX命令（Set Chrono Counter External
Input Mode）を示す命令コードが、インストラ
クシヨン信号IR０〜IR１５に送出されたことを
検出するNORゲート２１及びNANDゲート２２
と、クロノグラフカウンタ１３の入力を1/100秒
パルスの信号にセツトするRCEX命令（Reset
Chrono Counter External Input Mode）を示
す命令コードがインストラクシヨン信号IR０〜
IR１５に送出されたことを検出するNORゲート
２３及びNAND２４とから構成され、NORゲー
ト２１の出力がＲ−SFF１２のセツト端子Ｓに印
加され、NORゲート２３の出力がORゲート２５
を介してリセツト端子Ｒに印加される。
SFF１２は、制御回路２０によつてセツト及びリ
セツトされる。制御回路２０は、クロノグラフカ
ウンタ１３の入力を外部端子１１にセツトする
SCEX命令（Set Chrono Counter External
Input Mode）を示す命令コードが、インストラ
クシヨン信号IR０〜IR１５に送出されたことを
検出するNORゲート２１及びNANDゲート２２
と、クロノグラフカウンタ１３の入力を1/100秒
パルスの信号にセツトするRCEX命令（Reset
Chrono Counter External Input Mode）を示
す命令コードがインストラクシヨン信号IR０〜
IR１５に送出されたことを検出するNORゲート
２３及びNAND２４とから構成され、NORゲー
ト２１の出力がＲ−SFF１２のセツト端子Ｓに印
加され、NORゲート２３の出力がORゲート２５
を介してリセツト端子Ｒに印加される。
第２図は、前述した、SCEX命令、RCEX命令
及びMCD命令の命令コードを示す図である。
SCEX命令は、16ビツトのインストラクシヨン信
号IR０〜IR１５のうち、IR１，IR１１，IR１
３，IR１４，IR１５が“１”であり、その他が
“０”となつている。このSCEX命令を検出する
ために、第１図のNORゲート２１及びNANDゲ
ート２２に於いて、NANDゲート２２の入力に
は“１”の信号となるIR１，IR１１，IR１３，
IR１４，IR１５及びマイクロコンピユータの動
作を制御するタイミング信号Ｔ３が印加され、
NORゲート２１の入力には、NANDゲート２２
の出力の外、残りのインストラクシヨン信号が印
加される。従つて、SCEX命令が実行されると
NORゲート２１の出力は、タイミング信号Ｔ３
のタイミングに於いて、“１”となるパルスを出
力し、Ｒ−SFF１２をセツト状態とし、クロノグ
ラフカウンタ１３の入力に外部端子１１を接続す
る。
及びMCD命令の命令コードを示す図である。
SCEX命令は、16ビツトのインストラクシヨン信
号IR０〜IR１５のうち、IR１，IR１１，IR１
３，IR１４，IR１５が“１”であり、その他が
“０”となつている。このSCEX命令を検出する
ために、第１図のNORゲート２１及びNANDゲ
ート２２に於いて、NANDゲート２２の入力に
は“１”の信号となるIR１，IR１１，IR１３，
IR１４，IR１５及びマイクロコンピユータの動
作を制御するタイミング信号Ｔ３が印加され、
NORゲート２１の入力には、NANDゲート２２
の出力の外、残りのインストラクシヨン信号が印
加される。従つて、SCEX命令が実行されると
NORゲート２１の出力は、タイミング信号Ｔ３
のタイミングに於いて、“１”となるパルスを出
力し、Ｒ−SFF１２をセツト状態とし、クロノグ
ラフカウンタ１３の入力に外部端子１１を接続す
る。
一方、RCEX命令は、16ビツトのインストラク
シヨン信号IR０〜IR１５のうち、IR１，IR１
０，IR１１，IR１３，IR１４，IR１５が“１”
であり、その他が“０”となつている。第１図の
NORゲート２３及びNANDゲート２４に於い
て、このRCEX命令を検出するために、NAND
ゲート２４の入力には、IR１，IR１０，IR１１，
IR１３，IR１４，IR１５及びタイミング信号T3
が印加され、NORゲート２３の入力には、
NANDゲート２４の出力と他のタイミング信号
が印加されている。従つて、RCEX命令が実行さ
れると、NORゲート２３の出力は、タイミング
信号T3のタイミングに於いて“１”となるパル
スとなり、このパルスによりＲ−SFF１２がリセ
ツトされ、クロノグラフカウンタ１３の入力に
は、ANDゲート６の出力が印加され、クロノグ
ラフモードが選択される。
シヨン信号IR０〜IR１５のうち、IR１，IR１
０，IR１１，IR１３，IR１４，IR１５が“１”
であり、その他が“０”となつている。第１図の
NORゲート２３及びNANDゲート２４に於い
て、このRCEX命令を検出するために、NAND
ゲート２４の入力には、IR１，IR１０，IR１１，
IR１３，IR１４，IR１５及びタイミング信号T3
が印加され、NORゲート２３の入力には、
NANDゲート２４の出力と他のタイミング信号
が印加されている。従つて、RCEX命令が実行さ
れると、NORゲート２３の出力は、タイミング
信号T3のタイミングに於いて“１”となるパル
スとなり、このパルスによりＲ−SFF１２がリセ
ツトされ、クロノグラフカウンタ１３の入力に
は、ANDゲート６の出力が印加され、クロノグ
ラフモードが選択される。
更に、MCD命令は、インストラクシヨン信号
IR７，IR１０，IR１２，IR１３，IR１４が
“１”で、IR８，IR９，IR１１，IR１５が“０”
であり、IR０〜IR６の下位７ビツトは、読み出
したデータを記憶するRAMのアドレスを指定す
るデータとして使用される。このMCD命令を検
出するために、第１図のNORゲート１６及び
NANDゲート１９に於いて、NANDゲート１９
には、インストラクシヨン信号IR７，IR１０，
IR１２，IR１３，IR１４が印加され、NORゲー
ト１６には、NANDゲート１９の出力と、IR８，
IR９，IR１１，IR１５が印加される。従つて、
MCD命令が実行されるとNORゲート１６の出力
が“１”となり、トランスミツシヨンゲート１７
が導通して、クロノグラフカウンタ１３の計数内
容がデータバス１８に送出され、下位７ビツトの
X0〜X6で指示されるRAMの領域に記憶される。
IR７，IR１０，IR１２，IR１３，IR１４が
“１”で、IR８，IR９，IR１１，IR１５が“０”
であり、IR０〜IR６の下位７ビツトは、読み出
したデータを記憶するRAMのアドレスを指定す
るデータとして使用される。このMCD命令を検
出するために、第１図のNORゲート１６及び
NANDゲート１９に於いて、NANDゲート１９
には、インストラクシヨン信号IR７，IR１０，
IR１２，IR１３，IR１４が印加され、NORゲー
ト１６には、NANDゲート１９の出力と、IR８，
IR９，IR１１，IR１５が印加される。従つて、
MCD命令が実行されるとNORゲート１６の出力
が“１”となり、トランスミツシヨンゲート１７
が導通して、クロノグラフカウンタ１３の計数内
容がデータバス１８に送出され、下位７ビツトの
X0〜X6で指示されるRAMの領域に記憶される。
第１図に示された実施例に於いて、Ｔ−FF５、
Ｒ−SFF１２，１４のリセツト端子Ｒには、イニ
シヤルクリア信号MRが印加されるため、初期状
態に於いては、切換ゲート７はANDゲート６の
出力をクロノグラフカウンタ１３に印加し、Ｔ−
FF５はANDゲート６に於い1/100秒パルスを遮
断している。即ち、クロノグラフモードのストツ
プ状態となつている。この状態で所定のスイツチ
を操作することによつて、1/100秒パルスがクロ
ノグラフカウンタ１３に印加され、1/100秒桁の
計数データがクロノグラフカウンタ１３から得ら
れ、また、1/10秒桁の計数データは、割込み処理
プログラムによつて得られる。一方、SCEX命令
を実行して外部パルス計数モードを選択した場合
には、外部端子１１に入力されたパルスはクロノ
グラフカウンタ１３によつて計数され、更に、ク
ロノグラフカウンタ１３によつて1/10に分周され
たパルスは割込み処理プログラムで計数すること
とができるのであり、外部端子１１に印加するパ
ルスがマイクロコンピユータのサイクルタイムに
近い周波数のパルスでも処理可能となるのであ
る。
Ｒ−SFF１２，１４のリセツト端子Ｒには、イニ
シヤルクリア信号MRが印加されるため、初期状
態に於いては、切換ゲート７はANDゲート６の
出力をクロノグラフカウンタ１３に印加し、Ｔ−
FF５はANDゲート６に於い1/100秒パルスを遮
断している。即ち、クロノグラフモードのストツ
プ状態となつている。この状態で所定のスイツチ
を操作することによつて、1/100秒パルスがクロ
ノグラフカウンタ１３に印加され、1/100秒桁の
計数データがクロノグラフカウンタ１３から得ら
れ、また、1/10秒桁の計数データは、割込み処理
プログラムによつて得られる。一方、SCEX命令
を実行して外部パルス計数モードを選択した場合
には、外部端子１１に入力されたパルスはクロノ
グラフカウンタ１３によつて計数され、更に、ク
ロノグラフカウンタ１３によつて1/10に分周され
たパルスは割込み処理プログラムで計数すること
とができるのであり、外部端子１１に印加するパ
ルスがマイクロコンピユータのサイクルタイムに
近い周波数のパルスでも処理可能となるのであ
る。
(ヘ) 発明の効果
上述の如く、本発明によれば、時計用マイクロ
コンピユータのサイクルタイムに近い周波数のパ
ルスを外部から印加し、これを処理することが可
能となり、各種電子機器等の制御で要求される機
能を十分満足することができるものであり、時計
用マイクロコンピユータの応用範囲が拡大する利
点を有している。
コンピユータのサイクルタイムに近い周波数のパ
ルスを外部から印加し、これを処理することが可
能となり、各種電子機器等の制御で要求される機
能を十分満足することができるものであり、時計
用マイクロコンピユータの応用範囲が拡大する利
点を有している。
第１図は、本発明の実施例を示す論理回路図、
第２図は第１図で用いられる命令コードを示す図
である。 主な図番の説明、１……発振回路、２……水晶
振動子、３……分周回路、４……1/100秒パルス
発生回路、７……切換ゲート、１１……外部端
子、１２……Ｒ−SFF、１３……クロノグラフカ
ウンタ、１８……データバス、２０……制御回
路。
第２図は第１図で用いられる命令コードを示す図
である。 主な図番の説明、１……発振回路、２……水晶
振動子、３……分周回路、４……1/100秒パルス
発生回路、７……切換ゲート、１１……外部端
子、１２……Ｒ−SFF、１３……クロノグラフカ
ウンタ、１８……データバス、２０……制御回
路。
Claims (1)
- １ 基準周波数信号を分周する分周回路と、該分
周回路からの分周出力を入力し1/100秒の周期の
信号を作成するパルス発生回路と、前記1/100秒
の周期の信号を計数し1/10秒以上の周期の信号を
出力するクロノグラフカウンタとを備え、前記1/
１０秒以上の周期の信号に基いて、内部メモリの所
定アドレス領域に記憶されたデータに桁上げ処理
を行う時計用マイクロコンピユータに於いて、前
記パルス発生回路の出力と外部入力端子とに接続
され、いずれか一方の信号を前記クロノグラフカ
ウンタに印加する切換ゲートと、該切換ゲートの
切換動作を制御するフリツプフロツプと、計時動
作等のプログラムが書き込まれた内部ROMから
読み出されて印加された命令コードが所定命令コ
ードであることを検出し、前記フリツプフロツプ
をセツトあるいはリセツトする制御回路とを備
え、前記所定命令コードによりクロノグラフモー
ドと前記外部端子に印加されるパルスを計数する
カウンタモードとが選択できることを特徴する時
計用マイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131555A JPS6022685A (ja) | 1983-07-18 | 1983-07-18 | 時計用マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131555A JPS6022685A (ja) | 1983-07-18 | 1983-07-18 | 時計用マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022685A JPS6022685A (ja) | 1985-02-05 |
| JPH0125033B2 true JPH0125033B2 (ja) | 1989-05-16 |
Family
ID=15060804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131555A Granted JPS6022685A (ja) | 1983-07-18 | 1983-07-18 | 時計用マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022685A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009084823A (ja) * | 2007-09-28 | 2009-04-23 | Shin Nikkei Co Ltd | サッシ下枠及びサッシ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279965A (en) * | 1975-12-25 | 1977-07-05 | Mitsubishi Electric Corp | Electronic watch circuit |
| JPS5595892A (en) * | 1979-01-17 | 1980-07-21 | Hitachi Ltd | Electronic digital multi-function watch |
-
1983
- 1983-07-18 JP JP58131555A patent/JPS6022685A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279965A (en) * | 1975-12-25 | 1977-07-05 | Mitsubishi Electric Corp | Electronic watch circuit |
| JPS5595892A (en) * | 1979-01-17 | 1980-07-21 | Hitachi Ltd | Electronic digital multi-function watch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022685A (ja) | 1985-02-05 |
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