JPH0352087B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、デイジタル制御回路は、特に
CMOS（相補型金属絶縁物半導体）で構成された
デイジタル制御回路に関する。

CMOS回路は、良く知られているように、信
号の変化時しか実質的に電力を消費しないという
特長を有する。そこで、本願発明者等は、次の点
を考慮し、電子時計の消費電力を低下させること
を検討した。

すなわち、電子時計の回路を、時刻データや状
態データが書き込まれるRAM（ランダムアクセ
スメモリ）、適当なプログラム及び固定データが
書き込まれたROM（リードオンメモリ）、及び演
算制御回路を主体として構成する場合、RAM内
の時刻データは処理プログラムの実行によつて更
新される。処理プログラムは、例えば、1/10秒も
しくは１秒単位のような得るべき最小時間単位の
データに応じて、1/10秒もしくは１秒毎に実行さ
れる。時刻データを１回更新させるための処理プ
ログラムの実行は、プログラムステツプ数及びシ
ステムクロツクパルス周波数などによつて異なる
が、数百分の１秒のような比較的短い時間に終了
させることが可能である。

この場合、従つて処理プログラムは1/10秒もし
くは１秒のうちの著しく短い時間しか実行されな
い。処理プログラムの実行が終了され、次いで処
理プログラムの実行を開始させるまでの比較的長
い期間においては、演算制御回路等にシステムロ
ツクパルスを供給しないようにさせることができ
る。この場合、演算制御回路等の回路は、システ
ムクロツクパルスが供給されないことによつて非
動作状態にされるので低消費電力となる。

第１図には、本発明者らによつて検討されたク
ロツクパルスの供給を制御する回路の一例が示さ
れている。

１は、水晶振動子X_talによつて決められた基準
周波数で発振する発振回路、２はフリツプフロツ
プ回路FF₁ないしFF₁₅から構成された分周回路、
３はゲート回路G₁ないしG₆から構成されたゲー
ト回路群、４はゲート回路群３から供給されるク
ロツクパルスに応じて種々のシステムクロツクパ
ルス（タイミングパルス）を形成するタイミング
信号発生回路である。

分周回路２の後段のフリツプフロツプ回路
FF₁₅の出力は、処理プログラムの動作起動信号
として利用される。

フリツプフロツプ回路FF₁₅の出力によつて処
理プログラムの起動が指示されると、動作停止信
号がハイレベルにされ、ゲート回路G₁な
いしG₆が開かれる。ゲート回路G₁ないしG₆が開
かれることによつてフリツプフロツプ回路FF₁な
いしFF₃の出力クロツク信号がタイミング信号発
生回路TGに供給されるようになり、その結果こ
の回路TGから所定のタイミング信号が出力され
るようになる。タイミング信号に同期して図示し
ない回路によつて適当な演算が行なわれる。所定
の演算が終了すると動作停止信号がロウ
レベルにされる。その結果、タイミング信号発生
回路TGにクロツク信号が供給されなくなる。

しかしながら、図示の回路においては、次のよ
うな問題が生ずることが明らかとなつた。

すなわち、フリツププロツプ回路FF₁ないし
FF₁₅は、リアルタイムで１秒パルスのような基
準時間信号を形成する必要があるため、常時動作
状態にされるものである。図示のような回路構成
の場合、フリツプフロツプ回路FF₁ないしFF₃の
出力端には、それぞれからゲート回路G₁ないし
G₆までの間の配線に存在する配線容量及びゲー
ト回路G₁ないしG₆の入力容量からなる浮遊容量
が結合されてしまう。従つて、フリツプフロツプ
回路FF₁ないしFF₃からこの浮遊容量に充放電々
流が流されてしまう。この充放電々流は、回路の
消費電流と等価である。

ここで、回路の全体を半導体集積回路化する場
合、基準周波数信号を形成する発振回路OSCは、
それに水晶振動子X_tal等の外付部品が接続される
ため、半導体チツプの周辺に設けられ、これに伴
ない分周回路FF₁ないしFF₁₅も、その近傍に設け
られることになる。これに対して、タイミング発
生回路TGは、デイジタル制御回路のあらゆる箇
所に、そのクロツクOLKを供給する必要がある
ため、例えば、半導体チツプの中央付近に設ける
ことが便利な場合が多い。

したがつて、上記分周回路からゲート回路間の
配線長が長くなることが多くなる。そのため、上
記配線容量への充放電電流は、無視できない大き
なものになつてしまう。

また、ゲート回路G₁ないしG₆に供給すべき信
号は、常に、フリツプフロツプ回路から
供給されている信号に良好に同期して変化されな
ければならない。すなわち、制御信号の
変化タイミングがフリツプフロツプ回路からゲー
ト回路G₁ないしG₆に供給される信号のタイミン
グに対して少しでもずれるとそれぞれの出力にヒ
ゲ状のパルスが出力されることになりその結果、
回路に誤動作を引き起させる原因をつくることに
なる。

この発明の１つの目的は、低消費電力化を図つ
たCMOSデイジタル制御回路を提供することに
ある。

この発明の他の目的は、低消費電力化を図ると
ともに、誤動作を良好に防止できるCMOSデイ
ジタル制御回路を提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第２図は、この発明の一実施例の回路ブロツク
図である。

図示の各回路は、公知のCMOS集積回路技術
によつて、１個の半導体基板の上に形成される。
各回路の全体は、集積回路の外部端子P₃に結合
されたバツテリBTから供給される電源電圧によ
つて動作させられる。

１は発振回路である。この発振回路１の出力
は、特に制限されないが、後述のタイミング信号
を形成するため及び１秒周期の基準時間信号を形
成するために利用される。基準時間信号の周期を
正確に１秒に一致させるために、発振回路１の出
力信号は正確な発振周波数をもつことが必要とさ
れる。そのため発振回路１は、集積回路の外部端
子P₁とP₂との間に接続された水晶振動子X_talによ
つてその発振周波数が決定されるようにされてい
る。水晶振動子X_talは、特に制限されないが、
32768Hzすなわち2¹⁵Hzの共振周波数をもつように
される。

２は、縦続接続された複数のフリツプフロツプ
回路FF₁′ないしFF₁₅′から構成された第１の分周
回路である。この第１の分周回路には、上記発振
回路１の発振出力が直接及びインバータIV₁を介
して供給される。これに応じて第１の分周回路を
構成する最終段のフリツプフロツプFF₁₅′からは
１秒パルスが出力される。上記第１の分周回路を
構成するフリツプフロツプFF₁′ないしFF₁₅′のリ
セツト端子Ｒには、特に制限されないが電源投入
時に発生するリセツトパルスRSが印加されるも
のである。

この実施例では、上記発振回路OSCが出力が
ゲート回路G₇を通してフリツプフロツプFF₁₆な
いしFF₁₈からなる第２の分周回路は、タイミン
グ発生回路TGに供給すべきクロツクを発生す
る。

上記第２の分周回路を構成するフリツプフロツ
プFF₁₆ないしFF₁₈のそれぞれは、特に制限され
ないが、タイミング発生回路TGの回路を簡素化
させるために、マスター・スレーブ方式のフリツ
プフロツプから構成される。各フリツプフロツプ
のマスター出力Ｍとスレーズ出力Ｑとは、入力パ
ルスの半周期分だけ位相がずれる。第３図Ａない
しＩには、第２図に示されたフリツプフロツプの
入力及び出力信号の波形が示されている。

タイミング発生回路TGは、上記第２の分周回
路からの出力を受けることによつて、情報処理動
作に必要とされる各種タイミング信号としてのク
ロツクCLKを形成する。特に制限されないが、
例えば、クロツクCLKは、後述するRAM（ラン
ダム・アクセス・メモリ），ROM（リード・オン
リー・メモリ）あるいは算術論理演算回路等の動
作タイミング、データ授受タイミング等のマシン
サイクルを規定する。

この実施例では、デイジタル制御回路は、
PLA（プログラマブル・ロジツク・アレイ）、い
わゆるROM−RAM方式で回路システムが構成
される。

図示のPLA５は、図示しないが、データ処理
手段（プログラム）が書込まれたROMと、デー
タ保持等のためのRAMと、算術論理演算回路
ALU等からなる。所定のデータ処理は、上記
ROMのプログラムが読み出されることによつて
行なわれる。例えば、電子式時計にあつては、
RAMに保持された時刻データを１秒毎に更新さ
せるプログラムが実行される。また、アラーム動
作は、RAMに保持されている指定時刻と、リア
ルタイム時刻とのデイジタル比較を行なうプログ
ラムの実行によつて行なわれる。このように
ROM内の種々のプログラムの実行によつて、多
機能時計動作が実現される。

この実施例では、例えば１秒毎に時刻更新のた
めの所定のデータ処理が実行される。この所定の
データ処理が終了すると、これに応じてPLA５
から動作停止信号HALTが出力される。この動
作停止信号は、上記ゲート回路G₇及び第
２の分周回路のリセツト端子Ｒに印加される。ま
た、第１の分周回路で形成される１秒パルスは、
再起動信号としてPLA５に供給される。

したがつて、第１の分周回路で形成された信号
によつて一連のデータ処理が開始され、次いで上
記一連のデータ処理が終了すると、PLA５から
動作停止信号HALTが出力されることになる。
動作停止信号HALTが出力されると、これに応
じてゲート回路G₂が閉じられ、また第２の分周
回路がリセツトされる。すなわち、第２分周回路
は動作停止状態にされる。この状態では、タイミ
ング発振回路TG及びPLAの信号は変化しない。
従つて、各回路の電力消費は、CMOS回路の特
徴に従つて実質的に行なわれない。

第１の回路の場合、発振回路１の出力は、フリ
ツプフロツプFF₁ないしFF₃を介してゲート回路
G₁ないしG₆に定常的に供給されてしまう。これ
に対して、第２図の場合、常時動作している発振
回路の出力は、１つのゲート回路G₇のみに供給
される。言いかえると、第１図の回路に比べて発
振出力の供給される配線が５本も少なくなつてい
る。したがつて、上記常時動作している回路に対
する配線容量が大幅に小さくできるから、その充
放電電流も大幅に小さくできる。なお、第４図に
は、CMOSインバータ回路と、それにおける充
電電流経路i₁及び放電電流経路i₂が示されている。
同図において、C₁，C₂は寄生容量である。

ちなみに、１本当りの配線容量をＣとし、発振
周波数をｆとすると、第１図の回路の回路の消費
電流がi₁＝２×Ｃ（ｆ／２＋ｆ／４＋ｆ／８）×V_DDで
あるの に対し、第２図の回路の消費電流がi₂＝ｆ×Ｃ×
V_DDと約1/2に小さくできる。

また、第１の分周回路から１秒パルスが出力さ
れることによつて、PLA５に再起動がかかり、
その動作停止信号HALTが解除され、ゲート回
路G₇から再び入力パルスが供給される時、第２
の分周回路はリセツトされた状態からその分周動
作を開始するものとなる。そのため不規則なパル
ス列がタイミング発生回路TGに入力されること
がないから誤動作も生じない。

この発明は、前記実施例に限定されない。

例えば、デイジタル制御回路で行なうデータ処
理機能は、前記電子式時計動作の他、時計機能を
備えた電子式卓上計算機、あるいは時計機能ない
（タイマー機能を備えたマイクロコンピユータ等
広義の時計動作を備えた各種データ処理を行なう
ものに適用される。

また、第２の分周回路に入力される入力パル
ス、言い換えれば、ゲート回路G₇に供給される
入力パルスは、タイミング発生回路TGで必要と
される周波数に応じて、第１の分周回路で形成さ
れた分周出力を用いるものとしてもよい。

また、デイジタル制御回路は、PLA等のアレ
イロジツク回路の他に、ランダムロジツク回路で
構成するものであつてもよい。

【図面の簡単な説明】

第１図は、この発明に先立つて考えられている
タイミング発生回路のブロツク図、第２図は、こ
の発明の一実施例を示すデイジタル制御回路のブ
ロツク図、第３図は、第２図の回路の信号波形
図、第４図はCMOSインバータの回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 基準周波数信号を受けて基準パルスを形成す
   る第１の分周回路と、制御信号がゲート制御信号
   として供給されかつデータ処理手段のシステムク
   ロツクのための基準周波数信号を出力するゲート
   回路と、上記制御信号が供給されるリセツト端子
   をもつてなりかつ上記制御信号によつて動作状態
   又は非動作状態にされ上記動作状態において、上
   記ゲート回路からの出力信号を分周入力信号とし
   て受けて動作する第２の分周回路と、上記第２の
   分周回路の出力を受けてタイミングパルスを形成
   するタイミングパルス発生回路と、ROMからの
   読み出しのプログラムに従つた所定のデータ処理
   を行うデータ処理手段であつて上記第１の分周回
   路の基準時間パルスによつて起動されるとともに
   上記タイミングパルス発生回路からのタイミング
   パルスによつて動作タイミングが規定されるデー
   タ処理手段とを備えてなることを特徴とする
   CMOSデイジタル制御回路。 ２ 上記データ処理手段のシステムクロツクのた
   めの基準周波数信号が上記第１の分周回路に入力
   される基準周波数信号とであることを特徴とする
   特許請求の範囲第１項記載のCMOSデイジタル
   制御回路。 ３ 外付けの発振子を使用し上記基準周波数信号
   を形成する発振回路が設けられてなることを特徴
   とする特許請求の範囲第１項又は第２項記載の
   CMOSデイジタル制御回路。 ４ 上記外付けの発振子が水晶振動子であること
   を特徴とする特許請求の範囲第３項記載の
   CMOSデイジタル制御回路。