JPS595327A - Ｃｍｏｓディジタル制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ディジタル制御回路、特ＫＯＭＯ８（相補
型金属絶縁物半導体）で構成されたディジタル制御回路
に関する。

０ＭＯ８回路は、良く知られているように、信号の変化
時しか実質的に電力を消費しないと〜・う特長を有する
。そこで、本願発明者等は、次の点を考慮し、電子時計
の消費電力を低下させることを検討した。

すなわち、電子時計の回路を、時刻データや状態データ
が書き込まれるｌ（、ＡＭ　（ランダムアクセスメモリ
）、適当なプログラム及び固定データが書き込まれた）
ＬＯＭ（リードオンリメモリ）、及び演算制御回路を主
体とし１構成する場合、）（ＡＭ内の時刻データは処理
プログラムの実行によって更新される。処理プログラム
は、例えば、ｌ／１０秒もしくは１秒単位のような得る
べき最小時間単位のデータに応じて、１／１０秒もしく
は１秒毎に実行される。時刻データを１回更新させるた
めの処理プログラムの実行は、プログラムステップ数及
びシステムクロックパルス周波数などによって異なるが
、数百分の１秒のような比較的短かい時間に終了させる
ことが可能である。

この場合、従り又処理プログラムは１／１０秒もしくは
１秒のうちの著るしく短い時間しか実行されない。処理
プログラムの実行が終了され、次いで再び処理プログラ
ムの実行を開始させるまでの比較的長い期間におい又は
、演算制御回路等にシステムクロックパルスを供給しな
いようにさせることができる。この場合、演算制御回路
等の回路は、システムクロックパルスが供給されないこ
とによって非動作状態にされるので低消費電力となる。

第１図には、本発明者らによって検討されたクロックパ
ルスの供給を制御する回路の一例が示されている。

１は、水晶振動子Ｘｔａｌによって決められた基準周波
数で発振する発振回路、２はフリップフロップ回路ＦＦ
、ないしＦＦ、、から構成された分周回路、３はゲート
回路Ｇ、ないしＧ、から構成されたゲート回路群、４は
ゲート回路群３から供給されるクロックパルスに応じて
種々のシステムクロックパルス（タイミングパルス）　
ヲ形成スルＪイミング信号発生回路である。

分周回路２の後段のフリップフロップ回路ＦＦ４の出力
は、処理プログラムの動作起動信号として利用される。

フリップフロップ回路ＦＦ４の出力によって処理プログ
ラムの起動が指示されると、動作停止信号ＨＡＬＴ　　
がハイレベルにされ、ゲート回路Ｇ１ないしＧ、が開か
れる。ゲート回路Ｇ、ないしＧ６が開かれることにより
℃フリップフロラプ回路ＦＦ、ないしＦＦ、の出力クロ
ック信号がタイミング信号発生回路ＴＧに供給されるよ
うになり、その結果この回路ＴＧから所足のタイミング
信号が出力されるようになる。タイミング信号に同期し
て図示しない回路によりて適当な演算が行なわれる◎所
足の演算が終了すると動作停止信号ＨＡＬＴがロウレベ
ルにされる。その結果、タイミング信号発生回路ＴＧに
クロック信号が供給されなくなる。

しかしながら、図示の回路においては、次のような問題
が生ずることが明らかとなった。

すなわち、フリップフロップ回路ＦＦ、ないしＦＦ、、
は、リアルタイムで１秒パルスのような基準時間信号を
形成する必要があるため、常時動作状態にされるもので
ある。図示のような回路構成の場合、７リツプ７０ツブ
回路ＦＦ、ないしＦＦ。

の出力端には、それぞれからゲート回路Ｇ、ないしＧ・
までの間の配線に存在する配線容量及びゲート回路Ｇ１
ないしＧ６の入力容量からなる浮遊容量が結合され又し
まう。従って、フリップフロップ回路ＦＦ、ないしＦＦ
、からこの浮遊容量に充放電々流が流されてしまう。こ
の充放電々流は、回路の消費電流と等価である。

ここで、回路の全体を半導体集積回路化する場合、基準
周波数信号を形成する発振回路Ｏ８Ｏは、それに水晶振
動子Ｘｔａｌ等の外付部品が接続されるため、半導体チ
ップの周辺に設けられ、これに伴ない分周回路ＦＦ、な
いしＦＦ、、も、その近傍に設けられることＫなる。こ
れに対し工、タイミング発生回路′ｒＧは、ディジタル
制御回路のあらゆる箇所に、そのクロックＯＬＫを供給
する必要があるため、例えば、半導体チップの中央付近
に設けることが便利な場合が多い。

したがって、上記分周回路からゲート回路間の配線長が
長くなることが多くなる。そのため、上記配線容量への
充放電電流は、無視できない大きなものになっ工しまう
〇 また、ゲート回路Ｇ、ないしＧ・に供給すべき信号ＨＡ
ＬＴは、常に、７リツプ７０ツブ回路から供給され又い
る信号に良好に同期し″′Ｃ変化されなければならない
。すなわち、制御信号ＨＡＬＴの変化タイミングが７リ
ツプフロツプ回路からゲート回路Ｇ、ないしＧ、に供給
される信号のタイミングに対して少しでもずれるとそれ
ぞれの出力にヒゲ状のパルスが出力されることになりそ
の結果、回路に誤動作を引き起させる原因をつくること
になる。

この発明の１つの目的は、低消費電力化を図った０Ｍ０
Ｓデイジタル制御回路を提供することにある。

この発明の他の目的は、低消費電力化を図るとともに、
誤動作を良好に防止できる０Ｍ０Ｓデイジタル制御回路
を提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第２図は、この発明の一実施例の回路ブロック図である
。

によって、１個の半導体基板の上に形成される。

各回路の全体は、集積回路の外部端子Ｐ３に結合された
バッチＱ　Ｂ　Ｔから供給される電源電圧によって動作
させられる。

１は発振回路である。この発振回路１の出力は、特に制
限されないが、後述のタイミング信号を形成するため及
び１秒周期の基準時間信号を形成するために利用される
。基準時間信号の周期を正確ＶＣ１秒に一致させるため
に、発振回路１の出力信号は正確な発振周波数をもつこ
とが必要とされる。

そのため発振回路１は、集積回路の外部端子ＰＩとＰ、
との間に接続された水晶振動子Ｘｔａｌによってその発
振周波数が決定されるようにされ１いる。水晶振動子Ｘ
ｔａｌは、特に制限されないが、３２７６８Ｈｚすなわ
ち２”Ｈｚの共振周波数をもつようにされる。

２は、縦続接続された複数のフリップフロップ回路ＦＦ
、’ないしｐｐ、７から構成された第１の分周回路であ
る。この第１の分周回路には、上記発振回路１０発振出
力が直接及びインバータＩＶ。

を介し１供給される。これに応じ″’Ｃ第１の分周回路
を構成する最終段の７リツプフロツプＦＦ□からは１秒
パルスが出力される。上記第１の分局回路を構成するフ
リップフロップＦＦζないしＦＦｌ１ｌのリセット端子
Ｒには、特に制限されないが電源投入時に発生するリセ
ットパルスｈｓが印加されるものである。

この実施例では、上記発振回路０８０の出力がゲート回
路Ｇ７を通してフリップ７０ツブＦＦ、。

ないしＦＦ■からなる第２の分局回路は、タイミング発
生回路ＴＧＫ供給すべきクロックを発生する。

上記第２の分周回路を構成するフリップフロップ１．Ｉ
　ＦｌｓないしＦＦ、、のそれぞれは、特に制限されな
いが、タイミング発生回路ＴＧの回路を簡素化させるた
めに、マスター・スレーブ方式の７リツプフロツプから
構成される。各フリップフロップのマスター出力Ｍとス
レーブ方式Ｑとは、入力パルスの半周期分だけ位相がず
れる。第３図人ないし工には、第２図に示されたフリッ
プフロップの入力及び出力信号の波形が示されている。

タイミング発生回路ＴＧは、上記第２の分周回路からの
出力を受けることによ−）又、情報処理動作に必要とさ
れる各種タイミング信号としてのクロックＯＬＫを形成
する。特に制限されないが、例えば、クロックＯＬＫは
、後述するＲＡＭ（ランダム・アクセス・メモリ）、ｌ
（、ＯＭ（リード・オンリー・メモリ）あるいは算術論
理演算回路等の動作タイミング、データ授受タイミング
等のマシンサイクルを規足する。

この実施例では、ディジタル制御回路は、　Ｐｌ、Ａ（
プロゲラｉプル・ロジック・プレイ）、いわゆる）１．
ＯＭ−ＲＡＭ方式で回路システムが構成される。

図示のＰＬＡ５は、図示しないが、データ処理手段（プ
ログラム）が書込まれたＲＯＭと、データ保持等のため
のＲＡＭと、算術論理演算回路ＡＬＵ等からなる。所定
のデータ処理は、上記）４０Ｍのプログラムが読み出さ
れることによって行なわれる。例えば、電子式時計にあ
っ又は、ＲＡＭに保持された時刻データを１秒毎に更新
させるプログラムが実行される。また、アラーム動作は
、ＲＡＭに保持されている指定時刻と、リアルタイム時
刻とのディジタル比較を行なうプログラムの実行によっ
て行なわれる。このように）ＬＯＭ内の穐々のプログラ
ムの実行によって、多機能時計動作が実現される。

この実施例では、例えば１秒毎に時刻更新のための所定
のデータ処理が実行される。この所定のデータ処理が終
了すると、これに応じてＰ　ＬＡＩ・から動作停止信号
）（ＡＬＴが出力される。この動作停止信号）ＩＡＬＴ
は、上記ゲート回路Ｇ、及び第２の分周回路のリセット
端子■に印加される。

１だ、第１の分周回路で形成される１秒パルスは、再起
動信号とし′ｃＰＬＡ５に供給される。

したがり１、第１の分周回路で形成された信号によっ１
一連のデータ処理か開始され、次いで上記一連のデータ
処理が終了すると、ＰＬＡ５から動作停止信号ＨＡＬＴ
が出力されることになる。

じ【ゲート回路Ｇ、が閉じられ、また第２の分周回路か
りセットされる。すなわち、第２分周回路は動作停止状
態にされる。この状態では、タイミング発振回路ＴＧ及
びＰＬＡの信号は変化しない。

従って、各回路の電力消費は、０ＭＯ８回路の特徴に従
っ又実質的に行なわれない。

第１の回路の場合、発振回路１の出力は、フリップフロ
ップＦＦ、ないしＦＦ、を介してゲート回路Ｇ、ないし
０６に定常的に供給されてしまう。

これに対して、第２図の場合、常時動作している発振回
路の出力は、１つのゲート回路Ｇ、のみに供給される。

言いかえると、第１図の回路に比べ１発振出力の供給さ
れる配線が５本も少なくなっ又いる。したがって、上記
常時動作し′Ｃ℃・る回路に対する配線容量が大幅に小
さくできるから、その充放電電流も大幅に小さくできる
。なお、第４図Ｖｒ−は、０Ｍ０Ｓインバ一タ回路と、
それにおける充電電流経路ｉ、及び放電電流経路ｉ、が
示されている。同図において、０．．０．はを生容量で
ある。

ちなみに、１本当りの配線容量な０とし、発振周波数を
ｆとすると、第１図の回路の回路の消費ｆｆ 電流がｔ　＋　＝２　Ｘ　Ｏ（２＋　、十百）ｘｖゎ。

であるのに対し、第２図の回路の消費電流がｉ、＝ｆｘ
Ｏ×ｖＤＩ）と約１７２に小さくできる。

また、第１の分周回路から１秒パルスが出力されること
によって、ＰＬＡ５に再起動がかかり、その動作停止信
号ＨＡＬＴが解除され、ゲート回路Ｇ、から再び入力パ
ルスが供給される時、第２の分周回路はリセットされた
状態からその分周動作を開始するものとなる。そのため
不規則なパルス列がタイミング発生回路ＴＧに入力され
ることがないから誤動作も生じない。

この発明は、前記実施例に駆足されない。

例えば、ディジタル制御回路で行なうデータ処理機能は
、前記電子式時計動作の他、時計機能を備えた電子式卓
上計算機、あるいは時計機能ない（タイマー機能を備え
たマイクロコンビーータ等広義の時計動作を備えた各種
データ処理を行なうものに適用される。

また、第２の分周回路に入力される入力パルス、言い換
えれば、ゲート回路Ｇ、に供給される入力パルスは、タ
イミング発生回路ＴＧで必要とされる周波数に応じ王、
第１の分局回路で形成された分局出力を用いるものとし
てもよい。

また・ディジタル制御回路は、ＰＬＡ等のアレイロジッ
ク回路の他に、ランダムロジック回路で構成するもので
あってもよい。

さらに、７リツプ７０ツブＦＦ、’ないしＦＦ、。

は、リセット端子を有さないものを用いるものとしても
よい。

／

【図面の簡単な説明】

第１図は、この発明に先立−）″′Ｃ考見られているタ
イミング発生回路のブロック図。 第２図は、この発明の一実施例を示すディジタル制御回
路のブロック図、 第３図は、第２図の回路の信号波形図、第４図は０Ｍ０
Ｓインバータの回路図である。

Claims (1)

1. 【特許請求の範囲】 １、基準周波数発振回路と、この基準周波数発振回路の
   出力信号を受けて基準時間パルスを形成するｔｌｇｌの
   分周回路と、上記基準周波数発振回路の出力信号又は第
   １の分周回路の所定の分周段出力信号を受けるゲート回
   路と、このゲート回路の出力信号を受けるｍ２の分周回
   路と、この第２の分周回路の各段の分局出力を受けて、
   情報処理シーケンス制御のためのタイミングパルスを形
   成するタイミングパルス発生回路とを含み、所定の情報
   処理停止信号により上記ゲート回路を制御し１情報処理
   動作停止時にその信号伝達を禁止するものとしたことを
   特徴とする０Ｍ０８デイジタル制御回路。 ２、上記第２の分周回路は、上記所定の情報処理停止信
   号が印加されたりリセット端子を有し、情報処理動作停
   止時にリセットされるものであることを特徴とする特許
   請求の範囲第１項記載の０Ｍ０８デイジタル回路。 ３、上記情報処理動作は、多機能時計動作を実現するも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載の０Ｍ０Ｓデイジタル制御回路。 ４、上記０ＭＯ８ディジタル制御回路は、バッテリに結
   合されてなることを特徴とする特許請求の範囲第１項な
   いし第３項に記載の０Ｍ０Ｓデイジタル制御回路。