JPS60105026A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS60105026A JPS60105026A JP58213636A JP21363683A JPS60105026A JP S60105026 A JPS60105026 A JP S60105026A JP 58213636 A JP58213636 A JP 58213636A JP 21363683 A JP21363683 A JP 21363683A JP S60105026 A JPS60105026 A JP S60105026A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- output
- circuit
- microcomputer
- oscillating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する分野の説明
本発明はマイクロコンピュータの内部発振回路に関する
ものである。
ものである。
（２）従来の技術の説明
第１図は従来のマイクロコンピュータの内部クロックの
発振回路である。
発振回路である。
１は外部発振入力端子、２は外部発振出力端子、３は発
振器、４はＮＯＲゲート、５はタイミング発生回路、６
はＣＰＵ内部クロック、７はストップ制御信号、８はト
ランジスタによシ構成される。
振器、４はＮＯＲゲート、５はタイミング発生回路、６
はＣＰＵ内部クロック、７はストップ制御信号、８はト
ランジスタによシ構成される。
通常、外部発振入力端子１と外部発振出力端子２に水晶
振動子、Ｘラミック振動子、およびＬＣ等を接続し発振
器３で直列共振させ、 ＮＯＲゲート４を通してタイミ
ング発生回路５に発振波形が入力され、ＣＰＵ内部クロ
ック６を発生している。
振動子、Ｘラミック振動子、およびＬＣ等を接続し発振
器３で直列共振させ、 ＮＯＲゲート４を通してタイミ
ング発生回路５に発振波形が入力され、ＣＰＵ内部クロ
ック６を発生している。
しかし、このように発振回路が１コのみの場合、例えば
ＣＭＯＳマイクロコンピュータのようにスタンバイ機能
を持つたものでは低消費電力であるストップ動作、すな
わち発振停止モードに入る場合、マイクロコンピュータ
の動作クロックを停止させる命令おるいは外部端子の制
御の実行後にストップ制御信号７が６Ｈ”となシトラン
ジスタ８が’ＯＮ”するために発振器３の出力が′Ｌ′
′となシ発振が停止する。
ＣＭＯＳマイクロコンピュータのようにスタンバイ機能
を持つたものでは低消費電力であるストップ動作、すな
わち発振停止モードに入る場合、マイクロコンピュータ
の動作クロックを停止させる命令おるいは外部端子の制
御の実行後にストップ制御信号７が６Ｈ”となシトラン
ジスタ８が’ＯＮ”するために発振器３の出力が′Ｌ′
′となシ発振が停止する。
すなわちＣＰＵ内部クロック６の供給が停止してしまう
ことによって内部タイマ等のＣＰＵ動作機能が止まシ、
結果としてタイマ等で時間を測る場合、専用のＩＣを使
わざるを得ないという欠点があった。
ことによって内部タイマ等のＣＰＵ動作機能が止まシ、
結果としてタイマ等で時間を測る場合、専用のＩＣを使
わざるを得ないという欠点があった。
（３）発明の目的
本発明は簡単な回路で発振の制御ができる内部発振回路
を備えたマイクロコンピュータを揚重発明によれば、も
う一つの発振回路を集積回路に追加し、ストップ動作時
に通常の発振回路を停止させて低速用の発振回路に切換
えること＆特徴とし、〜ト・プ動作時に低周波の内部ク
ロックを供給し、低消費電力でＣＰＵ内部を動作させ得
るマイクロコンピュータを得る。
を備えたマイクロコンピュータを揚重発明によれば、も
う一つの発振回路を集積回路に追加し、ストップ動作時
に通常の発振回路を停止させて低速用の発振回路に切換
えること＆特徴とし、〜ト・プ動作時に低周波の内部ク
ロックを供給し、低消費電力でＣＰＵ内部を動作させ得
るマイクロコンピュータを得る。
（５）実施例
次に、図面を参照して、本発明をよシ詳細に説明する。
第２図は本発明における単一集積回路チップに組み込ま
れるマイクロコンピュータの内部クロックの発振回路の
実施例である。１〜８までの参照数字は第１図のものと
同一のものを表わしている。また、１ａは低速用外部発
振入力端子、２ａは低速用外部発振出力端子、３ａは低
速用発振器、４ａは低速用ＮＯＲゲート、９はインバー
タ、１０はマルチプレクサである。
れるマイクロコンピュータの内部クロックの発振回路の
実施例である。１〜８までの参照数字は第１図のものと
同一のものを表わしている。また、１ａは低速用外部発
振入力端子、２ａは低速用外部発振出力端子、３ａは低
速用発振器、４ａは低速用ＮＯＲゲート、９はインバー
タ、１０はマルチプレクサである。
次に動作について説明する。
通常動作でタイミング発生回路５の出力はストップ制御
信号７がＬ”であるだめマルチプレクサ１０を経て、Ｃ
ＰＵ内部クロック６として選択される。この時低速用発
振器３ａは動作しているがその出力は低速用ＮＯＲゲー
）４ａによってカットされている。
信号７がＬ”であるだめマルチプレクサ１０を経て、Ｃ
ＰＵ内部クロック６として選択される。この時低速用発
振器３ａは動作しているがその出力は低速用ＮＯＲゲー
）４ａによってカットされている。
ここでＣＰＵがストップ動作に入るとストップ制御信号
７は′Ｈ”となシ低連用発振器３ａの出力が低速用Ｎ
ＯＲゲー）４ａを経て、しかもマルチプレクサ１０でタ
イミング発生回路５の出力は禁止されているので最終的
に低速用発振器３ａの出力がＣＰＵ内部クロック６とし
て選択されている。
７は′Ｈ”となシ低連用発振器３ａの出力が低速用Ｎ
ＯＲゲー）４ａを経て、しかもマルチプレクサ１０でタ
イミング発生回路５の出力は禁止されているので最終的
に低速用発振器３ａの出力がＣＰＵ内部クロック６とし
て選択されている。
したがって、ＣＰＵ内部クロック６の供給が停止した場
合よシは消費電流は増加するが２．つの発振周波数を適
切に決めてやれば通常動作の１０分の１以下の消費電流
でＣＰＵを動作させることが可能である。
合よシは消費電流は増加するが２．つの発振周波数を適
切に決めてやれば通常動作の１０分の１以下の消費電流
でＣＰＵを動作させることが可能である。
以上説明したように本発明によるマイクロコンピュータ
は、複数の発掘器を持って、それぞれを通常動作用とメ
タ／パイ動作用のように切換えることによって、マイク
ロコンピュータの消費電流を抑えた動作が可能である。
は、複数の発掘器を持って、それぞれを通常動作用とメ
タ／パイ動作用のように切換えることによって、マイク
ロコンピュータの消費電流を抑えた動作が可能である。
この発明は例えば０ＭＯ８マイクロコンピュータのスタ
ンバイモードの１つに利用でき、その応用としては番組
予約機能だけは残して他の機能は停止させるようなＶＴ
Ｒ用タイマや毎日の売上げ記録を残すようなＥＤＲ等の
時計機能を要求される分野に有効である。
ンバイモードの１つに利用でき、その応用としては番組
予約機能だけは残して他の機能は停止させるようなＶＴ
Ｒ用タイマや毎日の売上げ記録を残すようなＥＤＲ等の
時計機能を要求される分野に有効である。
第１図は従来のマイクロコンピュータの内部クロックの
発掘回路を示した図である。 第２図は本発明の一実施例によるマイクロコンピュータ
の内部クロックの発条回路を示した図である。 １・・・・・・外部発振入力端子、１ａ・・・・・・低
速用外部発振入力端子、２・・・・・・外部発振出力端
子、２ａ・・・・・・低速用外部発振出力端子、３・・
・・・・発振器、３ａ・・・・・・低速用発振器、４・
・・・・・ＮＯＲゲート、５・・・・・・タイミング発
生回路、６・・・・・・ＣＰＵ内部クロック、７・・・
・・・ストップ制御信号、８・・・・・・ゲート、９・
・・・・・インバータ、１０・・・・・・マルチプレク
サ。
発掘回路を示した図である。 第２図は本発明の一実施例によるマイクロコンピュータ
の内部クロックの発条回路を示した図である。 １・・・・・・外部発振入力端子、１ａ・・・・・・低
速用外部発振入力端子、２・・・・・・外部発振出力端
子、２ａ・・・・・・低速用外部発振出力端子、３・・
・・・・発振器、３ａ・・・・・・低速用発振器、４・
・・・・・ＮＯＲゲート、５・・・・・・タイミング発
生回路、６・・・・・・ＣＰＵ内部クロック、７・・・
・・・ストップ制御信号、８・・・・・・ゲート、９・
・・・・・インバータ、１０・・・・・・マルチプレク
サ。
Claims (1)
- マイクロコンピュータを動作させる為のクロックを供給
する発振回路において、マイクロコンピュータが複数個
の前述の発振回路をもち、それぞれの発振回路がマイク
ロコンピュータを動作させる為のクロックを供給し、命
令あるいは外部端子の制御などＫよシ前述の発振回路の
選択を可能とすることによってＣＰＵの処理スピードを
変えることができることを特徴とするマイクロコンピュ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213636A JPS60105026A (ja) | 1983-11-14 | 1983-11-14 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213636A JPS60105026A (ja) | 1983-11-14 | 1983-11-14 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105026A true JPS60105026A (ja) | 1985-06-10 |
Family
ID=16642429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213636A Pending JPS60105026A (ja) | 1983-11-14 | 1983-11-14 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6381204B1 (en) | 1998-01-20 | 2002-04-30 | Fujitsu Limited | Power save mode control method and storage unit |
-
1983
- 1983-11-14 JP JP58213636A patent/JPS60105026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6381204B1 (en) | 1998-01-20 | 2002-04-30 | Fujitsu Limited | Power save mode control method and storage unit |
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