JP2830216B2

JP2830216B2 - スタンバイ回路

Info

Publication number: JP2830216B2
Application number: JP1302780A
Authority: JP
Inventors: 真司宮田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-21
Filing date: 1989-11-21
Publication date: 1998-12-02
Anticipated expiration: 2013-12-02
Also published as: JPH03129415A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は内部クロックを停止させることによって集積
回路の消費電力を減らすスタンバイ回路に関する。

［従来の技術］近年、マイクロコンピュータ等の集積回路技術の進歩
に伴ってハンドヘルドコンピュータ及び電子手帳等の携
帯型の電子機器が数多く開発されるようになってきた。
これらの機器はその用途から小型軽量化が望まれ、機器
重量のかなりの部分を占める電源用バッテリーについて
も小型化が進められている。

しかし、小型のバッテリーは、当然、その電力容量も
小さくなるため、内蔵する集積回路の低消費電力化が必
要となってくる。

従来、低消費電力の集積回路としては、CMOS構造の集
積回路が使用されているが、CMOS集積回路も、その動作
周波数が高くなるに伴って、ＮチャネルMOSに近い消費
電流が流れるという欠点がある。

そこで、この欠点を改良すべく、機器を使用しない待
ち状態の時は集積回路の内部クロックを止めることによ
って消費電力を減らすスタンバイ機能を有する集積回路
も使用されている。

このスタンバイ機能としては、従来、マイクロコンピ
ュータの命令実行によって、スタンバイ状態にするも
の、及び専用端子を設け、これに入力する信号によって
スタンバイ状態にするもの等が知られている。

［発明が解決しようとする課題］しかしながら、上述した従来のスタンバイ機能のう
ち、マイクロコンピュータの命令によってスタンバイ状
態に設定する方法は、電源が遮断された場合等のよう
に、急激に電源電圧が低下した場合、通常の命令フロー
からパワーフェイルのルーチンに移行するのに時間がか
かり、直ちにスタンバイ状態に設定できないという欠点
がある。

また、専用端子を持つ集積回路では、スタンバイ機能
を使用しない場合、その専用端子が無駄になるだけでな
く、端子の増加によって集積回路がコストアップした
り、外形が大きくなる等の欠点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、専用の端子を設ける必要がなく、且つ、電源遮断時
等の緊急時のスタンバイ移行も容易に行えるスタンバイ
回路を提供することを目的とする。

［課題を解決するための手段］本願の第１発明に係るスタンバイ回路は、リセット入
力信号が第１のレベルから第２のレベルに変化したこと
を検出するエッジ検出回路と、前記リセット入力信号が
所定時間以上前記第１のレベルを保持していることを検
出するリセット信号幅検出回路と、このリセット信号幅
検出回路の出力により前記エッジ検出回路の出力を制御
するリセット信号出力制御回路と、前記リセット信号幅
検出回路の出力により内部クロック信号の出力を制御す
るクロック制御回路とを備えたことを特徴とする。

本願の第２発明に係るスタンバイ回路は、リセット入
力信号が第１のレベルから第２のレベルに変化したこと
を検出するエッジ検出回路と、前記リセット入力信号が
所定時間以上前記第１のレベルを保持していることを検
出するリセット信号幅検出回路と、このリセット信号幅
検出回路の出力により前記エッジ検出回路の出力を制御
するリセット信号出力制御回路と、前記リセット信号幅
検出回路の出力及びストップ入力信号により内部クロッ
ク信号の出力を制御するクロック制御回路とを備えたこ
とを特徴とする。

本願の第３発明に係るスタンバイ回路は、リセット入
力信号が第１のレベルから第２のレベルに変化したこと
を検出するエッジ検出回路と、前記リセット入力信号が
所定時間以上前記第１のレベルを保持していることを検
出するリセット信号幅検出回路と、このリセット信号幅
検出回路の出力により前記エッジ検出回路の出力を制御
するリセット信号出力制御回路と、前記リセット信号幅
検出回路の出力によりその発振動作を制御され内部クロ
ック信号を発生する発振回路と、前記リセット信号幅検
出回路の出力により制御され前記内部クロック信号を計
数するカウンタ回路と、このカウンタ回路の出力及び前
記リセット信号幅検出回路の出力により前記内部クロッ
ク信号の出力を制御するクロック制御回路とを備えたこ
とを特徴とする。

［作用］本発明によれば、リセット入力信号のパルス幅、即
ち、第１のレベルを保持している時間が、所定時間より
も短い場合には、上記リセット入力信号のエッジ検出信
号が、リセットパルスとして内部回路に与えられる。

一方、リセット入力信号のパルス幅が所定時間よりも
長い場合には、リセット信号幅検出回路がこれを検出
し、エッジ検出信号の出力を禁止するので、リセットパ
ルスは出力されない。この場合、クロック制御回路は、
内部回路への内部クロック信号の供給を禁止するスタン
バイ状態となる。

このように、本発明においては、専用の端子を設けず
に、リセット入力信号のパルス幅によって、通常動作と
スタンバイ状態とを切り替えることができ、緊急時のス
タンバイ状態への移行も容易に行うことができる。

なお、内部クロック信号の出力を前記リセット信号幅
検出回路の出力及びストップ入力信号により制御するこ
とにより、例えば、マイクロコンピュータ等の内部回路
からの命令によって、任意にスタンバイ状態を設定する
ことが可能になる。

更に、スタンバイ状態において発振回路の動作を停止
させることにより、消費電力がより一層低減される。こ
の場合は、スタンバイ状態解除後の誤動作を防止するた
めに、発振回路の動作が安定するまで内部クロック信号
の出力を停止することが好ましい。このような動作は、
内部クロック信号を計数するカウンタ回路を設けて、こ
のカウンタ回路の出力及び前記リセット信号幅検出回路
の出力により内部クロック信号の出力を制御することに
より実現することができる。

［実施例］次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の第１の実施例に係るスタンバイ回路
の回路図である。

第１図において、リセット入力端子１から入力される
リセット入力信号RESETは、ANDゲート2,4と遅延回路3,5
とに供給されている。

遅延回路３は、リセット入力信号RESETを入力し、こ
の信号を遅延時間t_D1だけ遅延させて信号D₁を出力す
る。ANDゲート２は、リセット入力信号RESETの反転信号
と、上記遅延回路３の遅延出力とを入力し、リセット入
力信号RESETの立下りエッジを検出し、遅延時間t_D1分の
パルス幅の信号A₁を出力する単安定マルチバイブレータ
を構成する。

遅延回路５は、リセット入力信号RESETを入力し、こ
の信号を遅延時間t_D2だけ遅延させて信号D₂を出力す
る。ANDゲート４はリセット入力信号RESETと、上記遅延
回路５の出力信号D₂とを入力し、リセット入力信号RESE
Tの“1"レベルの時間が遅延時間t_D2以上のときに、リセ
ット入力信号RESETが“0"になるまで“1"を維持する信
号A₂を出力するもので、リセット信号幅検出回路を構成
する。

ANDゲート４の出力は遅延回路７に入力されている。
遅延回路７は、ANDゲート４の出力A₂を遅延時間t_D3だけ
遅延させて信号D₃を出力する。この信号D₃とANDゲート
２の出力信号A₁とはANDゲート６に入力されている。AND
ゲート６はリセット入力信号RESETの“1"レベルの時間
が遅延時間t_D2未満のときに、ANDゲート２からのリセッ
ト入力信号RESETの立下り時のワンショットパルスを内
部リセット信号RESとして出力し、t_D2以上のとき、この
ワンショットパルスの出力を禁止する。なお、内部リセ
ット信号RESは、集積回路内部の初期化を行うための信
号となる。

一方、発振端子8,9は、水晶又はセラミック共振子等
を接続する端子で、この端子8,9から入力される信号X1,
X2は発振回路（OSC）10に入力されている。発振回路10
は、外部接続された水晶等に同期して発振し、クロック
信号を出力する。このクロック信号はANDゲート11に入
力されている。ANDゲート11はANDゲート４の出力A₂の反
転信号と上記発振回路10の出力とを入力し、リセット入
力信号RESETの“1"レベルの時間が遅延時間t_D2以上続い
たときにクロック信号を内部クロック信号CLKとして集
積回路内部に供給するのを禁止する。

次に、このように構成された本実施例に係るスタンバ
イ回路の動作について説明する。

第２図は第１図のスタンバイ回路の動作を示すタイミ
ング図である。

リセット入力信号RESETはタイミングT₁で“1"にな
り、タイミングT₂で“0"になる。タイミングT₁からタイ
ミングT₂までの時間は、遅延回路５の遅延時間t_D2より
も短いので、ANDゲート４から“1"は出力されず“0"の
ままである。

タイミングT₂からタイミングT₃の間は、ANDゲート２
から遅延時間t_D1だけの“1"レベルのパルスA₁が出力さ
れる。ANDゲート４の出力A₂は“0"のままなので、遅延
回路７の出力D₃も“0"のままとなり、上記パルスA₁はAN
Dゲート６を介して内部リセット信号RESとして出力され
る。このとき、ANDゲート４の出力A₂は“0"を維持して
いるので、発振回路10の出力は、ANDゲート11をそのま
ま通過し、内部クロック信号CLKとして内部回路に供給
される。

このように、リセット入力信号RESETの“1"レベルの
時間（タイミングT₁からタイミングT₂までの時間）が遅
延時間t_D2より短いときは、内部クロックCLKを止めず、
内部リセット信号RESを出力する「内部システムリセッ
ト動作」となる。

タイミングT₃からタイミングT₄までは集積回路の通常
動作状態である。

タイミングT₄において、再びリセット入力信号が“1"
になり、タイミングT₇までこの状態が続くと、タイミン
グT₅でリセット入力信号RESETの“1"レベルの継続した
時間が遅延時間t_D2以上になり、ANDゲート４では“1"を
出力する。そうすると、ANDゲート11は出力を禁止さ
れ、内部クロック信号は“0"に固定されて集積回路はス
タンバイ状態に入る。

タイミングT₆では遅延時間t_D3だけ遅れて遅延回路７
の出力D₃が“1"になる。

タイミングT₇において、リセット入力信号が“0"にな
り、ANDゲート４の出力A₂も“0"になるので、ANDゲート
11からは再び発振回路10の出力が内部クロック信号CLK
として集積回路内部に出力される。タイミングT₇からタ
イミングT₈の間は、遅延時間t_D3分だけ余分に遅延回路
７の出力D₃が“1"になっており、これによって、タイミ
ングT₇にリセット入力信号RESETの立下りエッジにおけ
るANDゲート２からのワンショットパルスがANDゲート６
により禁止される。従って、内部リセット信号RESは供
給されない。

このように、リセット入力信号RESETの“1"レベルの
時間が遅延時間t_D2より長いときは、内部クロック信号C
LKを止めてスタンバイ状態に入り、リセット入力信号RE
SETが再び“0"になると内部クロック信号CLKが再び出力
される。このとき、内部リセット信号RESは出力され
ず、スタンバイ状態以前に行っていた通常動作の残りを
継続する「スタンバイ動作」を実現することができる。

第３図は本発明の第２の実施例に係るスタンバイ回路
の回路図である。

第３図において、ANDゲート25は、第１図のANDゲート
２とANDゲート６とを合わせて論理変換したもので、機
能的には、第１図のANDゲート６と全く同じであり、ゲ
ート数を削減することができる。また、ANDゲート23,3
0、発振回路29及び遅延回路22,24,26も、機能的には、
夫々第１図のANDゲート4,11、発振回路10及び遅延回路
3,5,7と同じものである。

但し、本実施例では、ANDゲート30にストップ信号STO
Pの入力を可能にしている。ストップ信号STOPは、マイ
クロコンピュータのストップ命令によって与えられる。

ANDゲート30は第１図のANDゲート11と同様、ANDゲー
ト23の出力A₂により、発振回路29の出力信号を内部クロ
ック信号CLKとして出力されるのを制御すると共に、ス
トップ信号STOPが“1"になったときにも、内部クロック
CLKの出力を禁止して“0"を出力する。これにより、命
令によるスタンバイ状態の設定も可能になる。

なお、上記以外の動作は第１図のスタンバイ回路と同
じであるので、ここでは説明を省略する。

第４図は本発明の第３の実施例に係るスタンバイ回路
の回路図である。

第４図において、ANDゲート32,34,36及び遅延回路33,
35,37は、機能的には、夫々第１図のANDゲート2,4,6及
び遅延回路3,5,7と同じものである。

発振回路（OSC）40は発振端子38,39に接続された水晶
又はセラミック共振子等からの信号X1,X2に同期して発
振し、内部クロック信号を出力する。この発振回路40に
はリセット端子Ｒが設けられており、このリセット端子
ＲにANDゲート34から“1"が入力されると、発振回路40
は発振を停止する。そして、この発振回路40の出力は、
第１の実施例と同様に、ANDゲート43に入力されると共
に、カウンタ回路（CT）41の入力端子Ｔにも入力され
る。

カウンタ回路41は、入力端子Ｔに入力されたクロック
信号を計数する。このカウンタ回路41にもリセット端子
Ｒが設けられており、このリセット端子ＲにANDゲート3
4から“1"が入力されると計数値がリセットされる。そ
して、計数値がリセットされることなく、所定の値を超
えた場合は、OVF端子からオーバーフロー信号が出力さ
れる。このときの計数値は、発振回路40が発振を開始し
てから安定動作するまでに必要な遅延時間t_CTに対応し
ている。

Ｒ−Ｓフリップフロップ回路42はANDゲート34の出力A
₂をセット端子Ｓに入力し、カウンタ回路41のオーバー
フロー信号をリセット端子Ｒに入力する。従って、AND
ゲート34の出力A₂が“1"になったときに、出力端子Ｑか
らの出力信号FFが“1"レベルとなり、カウンタ回路41か
らのオーバーフロー信号が“1"になったときに出力端子
Ｑの出力信号FFが“0"レベルとなる。

ANDゲート43はフリップフロップ回路42の反転出力信
号と発振回路40の出力とを入力し、リセット入力信号RE
SETの“1"レベルの時間が遅延時間t_D2以上続いたとき、
即ちスタンバイ状態が開始されてからカウンタ回路41が
オーバーフローを起こすまで、発振回路40の出力を内部
クロック信号CLKとして集積回路内部に供給するのを禁
止する。

第５図は第４図のスタンバイ回路の動作を示すタイミ
ング図である。

リセット入力信号RESETはタイミングT₁で“1"にな
り、タイミングT₂で“0"になる。タイミングT₁からタイ
ミングT₂までの時間は、遅延回路35の遅延時間t_D2より
も短いので、ANDゲート34から“1"は出力されず“0"の
ままである。

タイミングT₂からタイミングT₃の間は、ANDゲート32
から遅延時間t_D1だけの“1"レベルのパルスA₁が出力さ
れる。ANDゲート34の出力A₂は“0"のままなので、遅延
回路37の出力D₃も“0"のままとなり、上記パルスA₁はAN
Dゲート36を介して内部リセット信号RESとして出力され
る。このとき、ANDゲート34の出力A₂は“0"を維持して
いるので、発振回路40は発振動作を継続している。ま
た、フリップフロップ回路42の出力信号FFは“0"になっ
ているため、発振回路40の出力は、ANDゲート43をその
まま通過し、内部クロック信号CLKとして内部回路に供
給される。

タイミングT₄において、再びリセット入力信号が“1"
になり、タイミングT₇までこの状態が続くと、タイミン
グT₅でリセット入力信号RESETの“1"レベルの継続した
時間が遅延時間t_D2以上になりANDゲート34では“1"を出
力する。そうすると、発振回路40は発振を停止し、カウ
ンタ回路41の計数値はリセットされる。また、フリップ
フロップ回路42の出力信号FFは“1"になり、ANDゲート4
3は出力を禁止され、内部クロック信号は“0"に固定さ
れて集積回路はスタンバイ状態に入る。

タイミングT₆では遅延時間t_D3だけ遅れて遅延回路37
の出力D₃が“1"になる。

タイミングT₇において、リセット入力信号RESETが
“0"になり、ANDゲート34の出力A₂も“0"になるので、
発振回路40は再び発振を開始する。また、カウンタ回路
41のリセットも解除されるので、カウンタ回路41は、こ
の発振回路40からのクロック信号パルスの計数を開始す
る。しかし、フリップフロップ回路42の出力信号FFは
“1"のままであるので、ANDゲート43は出力を禁止され
た状態を維持する。更に、タイミングT₇からタイミング
T₈の間は、遅延時間t_D3分だけ余分に遅延回路37の出力D
₃が“1"になっており、これによって、タイミングT₇に
リセット入力信号RESETの立下りエッジにおけるANDゲー
ト32からのワンショットパルスがANDゲート36により禁
止される。従って、内部リセット信号RESは供給されな
い。

リセット入力信号RESETが立下がってから遅延時間t_CT
だけ経過したタイミングT₉において、カウンタ回路41の
計数値が所定の値を超えるとオーバフロー端子OVFに
“1"が出力されるため、フリップフロップ回路42の出力
信号FFは“0"になる。これにより、ANDゲート43から内
部クロック信号CLKが再び出力される。

このように、本実施例においては、スタンバイ状態に
なると発振回路40を停止させるため、先の実施例よりも
更に低消費電力化が達成される。この場合に、水晶振動
子は電圧が印加されてから発振が安定するまでに、通
常、数msの時間が必要である。水晶振動子の発振が安定
しないうちに、発振回路40の出力を内部クロックCLKと
してマイクロコンピュータ等に供給すると、マイクロコ
ンピュータ等が誤動作を起こす虞れがある。このため、
水晶振動子の発振が安定するまで、発振回路40の出力を
禁止する必要がある。本実施例においては、カウンタ回
路41により、水晶振動子が安定して発振するまでの時間
t_CTを確保しているため、スタンバイ状態解除時の誤動
作を防止することができる。

［発明の効果］以上説明したように、本発明によれば、専用端子を設
けずに、リセット信号のパルス幅によって、本来のシス
テムリセット機能とスタンバイ機能とを外部から直接且
つ速やかにスタンバイ制御できるのみならず、リセット
信号を使用しているにも拘らず、スタンバイ解除後にシ
ステムリセットが行われず、スタンバイ以前の実行状態
をそのまま再開して継続することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るスタンバイ回路の
回路図、第２図は第１図のスタンバイ回路の動作を示す
タイミング図、第３図は本発明の第２の実施例に係るス
タンバイ回路の回路図、第４図は本発明の第３の実施例
に係るスタンバイ回路の回路図、第５図は第４図のスタ
ンバイ回路の動作を示すタイミング図である。 1,21,31;リセット入力端子、2,4,6,11,23,25,30,32,34,
36,43;ANDゲート、3,5,7,22,24,26,33,35,37;遅延回
路、8,9,27,28,38,39;発振端子、10,29,40;発振回路、4
1;カウンタ回路、42;フリップフロップ回路

Claims

(57)【特許請求の範囲】

【請求項１】リセット入力信号が第１のレベルから第２
のレベルに変化したことを検出するエッジ検出回路と、
前記リセット入力信号が所定時間以上前記第１のレベル
を保持していることを検出するリセット信号幅検出回路
と、このリセット信号幅検出回路の出力により前記エッ
ジ検出回路の出力を制御するリセット信号出力制御回路
と、前記リセット信号幅検出回路の出力により内部クロ
ック信号の出力を制御するクロック制御回路とを備えた
ことを特徴とするスタンバイ回路。
【請求項２】リセット入力信号が第１のレベルから第２
のレベルに変化したことを検出するエッジ検出回路と、
前記リセット入力信号が所定時間以上前記第１のレベル
を保持していることを検出するリセット信号幅検出回路
と、このリセット信号幅検出回路の出力により前記エッ
ジ検出回路の出力を制御するリセット信号出力制御回路
と、前記リセット信号幅検出回路の出力及びストップ入
力信号により内部クロック信号の出力を制御するクロッ
ク制御回路とを備えたことを特徴とするスタンバイ回
路。
【請求項３】リセット入力信号が第１のレベルから第２
のレベルに変化したことを検出するエッジ検出回路と、
前記リセット入力信号が所定時間以上前記第１のレベル
を保持していることを検出するリセット信号幅検出回路
と、このリセット信号幅検出回路の出力により前記エッ
ジ検出回路の出力を制御するリセット信号出力制御回路
と、前記リセット信号幅検出回路の出力によりその発振
動作を制御され内部クロック信号を発生する発振回路
と、前記リセット信号幅検出回路の出力により制御され
前記内部クロック信号を計数するカウンタ回路と、この
カウンタ回路の出力及び前記リセット信号幅検出回路の
出力により前記内部クロック信号の出力を制御するクロ
ック制御回路とを備えたことを特徴とするスタンバイ回
路。