JPH0734169B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPH0734169B2 JPH0734169B2 JP62045726A JP4572687A JPH0734169B2 JP H0734169 B2 JPH0734169 B2 JP H0734169B2 JP 62045726 A JP62045726 A JP 62045726A JP 4572687 A JP4572687 A JP 4572687A JP H0734169 B2 JPH0734169 B2 JP H0734169B2
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- 230000010355 oscillation Effects 0.000 claims description 49
- 230000006641 stabilisation Effects 0.000 claims description 24
- 238000011105 stabilization Methods 0.000 claims description 24
- 238000003708 edge detection Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000087 stabilizing effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Power Sources (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基準クロックを発生するための発振器の出力
をカウントする発振安定用タイマを内蔵し、該タイマが
オーバーフローしたとき発振器の出力を基準クロックと
してマイクロコンピュータ内部へ供給し、発振が安定す
るまではマイクロコンピュータ内部へ基準クロックを供
給しないようにして誤動作の防止を図ったマイクロコン
ピュータに関する。
をカウントする発振安定用タイマを内蔵し、該タイマが
オーバーフローしたとき発振器の出力を基準クロックと
してマイクロコンピュータ内部へ供給し、発振が安定す
るまではマイクロコンピュータ内部へ基準クロックを供
給しないようにして誤動作の防止を図ったマイクロコン
ピュータに関する。
近年、集積回路製造技術の進歩に伴ない電子応用機器の
小型化、低消費電力化が進められている。特にマイクロ
コンピュータでは相補型金属酸化膜半導体（以下、CMOS
と称す）の使用が一般化してきている。一般にCMOS回路
の消費電力は出力の変化時に負荷容量を充放電する電流
が回路を流れるだけなので、クロック周波数を低下させ
れば装置全体の消費電力を大幅に低下させることができ
る。また、出力が定常状態で変化しない時には消費電力
はほとんどなくすことができる。この利点を利用してマ
イクロコンピュータが処理を行なう必要のない空き時間
にはクロックの発振を停止させて低消費電力とすること
がよく行なわれている（以下、このクロック発振停止状
態をストップモードと称す）。このストップモードは通
常、外部入力信号によって解除されるが、クロック発振
用素子として水晶発振子等を使用する場合には、安定な
クロックが得られるまで、外部入力により発振を開始し
てから数十ミリ秒の発振安定時間を要する。したがっ
て、発振が安定するまで、マイクロコンピュータ内部へ
は基準クロックが供給されないようにして誤動作を防止
する必要がある。
小型化、低消費電力化が進められている。特にマイクロ
コンピュータでは相補型金属酸化膜半導体（以下、CMOS
と称す）の使用が一般化してきている。一般にCMOS回路
の消費電力は出力の変化時に負荷容量を充放電する電流
が回路を流れるだけなので、クロック周波数を低下させ
れば装置全体の消費電力を大幅に低下させることができ
る。また、出力が定常状態で変化しない時には消費電力
はほとんどなくすことができる。この利点を利用してマ
イクロコンピュータが処理を行なう必要のない空き時間
にはクロックの発振を停止させて低消費電力とすること
がよく行なわれている（以下、このクロック発振停止状
態をストップモードと称す）。このストップモードは通
常、外部入力信号によって解除されるが、クロック発振
用素子として水晶発振子等を使用する場合には、安定な
クロックが得られるまで、外部入力により発振を開始し
てから数十ミリ秒の発振安定時間を要する。したがっ
て、発振が安定するまで、マイクロコンピュータ内部へ
は基準クロックが供給されないようにして誤動作を防止
する必要がある。
このため、従来、マイクロコンピュータ内部に発振安定
用の専用タイマを備え、外部入力信号のエッジを検出し
発振を開始した発振器出力を直接カウントして、タイマ
がオーバーフローしたことを検出した後に内部回路に基
準クロックを供給していた。
用の専用タイマを備え、外部入力信号のエッジを検出し
発振を開始した発振器出力を直接カウントして、タイマ
がオーバーフローしたことを検出した後に内部回路に基
準クロックを供給していた。
したがって、特に発振周波数の高いクロックが使用され
ている高性能マイクロコンピュータでは前記タイマのビ
ット数が膨大なものとなり、ハードウェア上大きな負担
となっていた。また、タイマの回路構成を十分考慮した
としても発振開始直後のクロックは不安定であり回路の
誤動作によりタイマが設計値よりかなり早くオーバーフ
ローしてしまう可能性があった。また、ストップモード
中に動作電圧を下げておくような応用では、発振開始直
後では動作電圧を通常電圧まで立上げる遷移状態であ
り、クロックが非常に不安定なのでタイマが早くオーバ
ーフローしてしまう可能性はさらに高いため、マージン
を十分に取ったビット長の長いタイマを内蔵せざるを得
ず、ハードウェア上の負担は非常に大きいものとなって
いた。
ている高性能マイクロコンピュータでは前記タイマのビ
ット数が膨大なものとなり、ハードウェア上大きな負担
となっていた。また、タイマの回路構成を十分考慮した
としても発振開始直後のクロックは不安定であり回路の
誤動作によりタイマが設計値よりかなり早くオーバーフ
ローしてしまう可能性があった。また、ストップモード
中に動作電圧を下げておくような応用では、発振開始直
後では動作電圧を通常電圧まで立上げる遷移状態であ
り、クロックが非常に不安定なのでタイマが早くオーバ
ーフローしてしまう可能性はさらに高いため、マージン
を十分に取ったビット長の長いタイマを内蔵せざるを得
ず、ハードウェア上の負担は非常に大きいものとなって
いた。
本発明のマイクロコンピュータは、発振器が発振を停止
しているストップモードを解除するために外部入力信号
が第１の論理レベルから第２の論理レベルになった後、
再び第１の論理レベルになるまでの間発振安定用タイマ
の動作を禁止する手段を有する。
しているストップモードを解除するために外部入力信号
が第１の論理レベルから第２の論理レベルになった後、
再び第１の論理レベルになるまでの間発振安定用タイマ
の動作を禁止する手段を有する。
発振が非常に不安定な期間は外部入力のレベルにより発
振安定用タイマの動作を禁止し、外部入力のレベルが反
転してから前記タイマをスタートさせることにより、設
計値通りの発振安定時間が得られるとともに、ハードウ
ェアとして内蔵するタイマのビット長を大幅に削減でき
る。
振安定用タイマの動作を禁止し、外部入力のレベルが反
転してから前記タイマをスタートさせることにより、設
計値通りの発振安定時間が得られるとともに、ハードウ
ェアとして内蔵するタイマのビット長を大幅に削減でき
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第２図は本発明のマイクロコンピュータの一実施例の構
成を示すブロック図である。
成を示すブロック図である。
データ処理部201はROM、RAM、ALU等を含み、処理の手
順、すなわちプログラムを記憶している。制御部202は
データ処理部201でプログラム化された命令を解読し、
それに応じた制御信号を発生する。クロック信号発生部
205は発振器とクロック供給回路とを含み、制御部202が
出力するストップ信号203によって制御され、基準クロ
ック206および割込要求信号211をデータ処理部201に供
給する。基準クロック206を発生させるために、発振器
に対して外部より水晶発振子が接続されている（第１図
参照）。入力信号207は水晶発振子のクロック信号であ
り、出力信号208は発振器が出力するクロックである。
外部入力信号210はクロック発振の再開を要求する信号
であり、リセット信号209はマイクロコンピュータを初
期化する信号である。
順、すなわちプログラムを記憶している。制御部202は
データ処理部201でプログラム化された命令を解読し、
それに応じた制御信号を発生する。クロック信号発生部
205は発振器とクロック供給回路とを含み、制御部202が
出力するストップ信号203によって制御され、基準クロ
ック206および割込要求信号211をデータ処理部201に供
給する。基準クロック206を発生させるために、発振器
に対して外部より水晶発振子が接続されている（第１図
参照）。入力信号207は水晶発振子のクロック信号であ
り、出力信号208は発振器が出力するクロックである。
外部入力信号210はクロック発振の再開を要求する信号
であり、リセット信号209はマイクロコンピュータを初
期化する信号である。
第１図はクロック信号発生部205のブロック図である。
このクロック信号発生部205は、発振子100と接続された
発振器101と、発振器101の出力を1/2に分周する1/2分周
器102と、発振安定用タイマ104と、外部入力信号210の
立上りを検出するエッジ検出回路105と、エッジ検出回
路105の検出信号211とリセット信号209を入力とするオ
アゲート109と、発振安定用タイマ104のオーバーフロー
信号117とリセット信号209を入力とするオアゲート110
と、ストップ信号203によってセットされ、オアゲート1
10の出力によりリセットされるRSF/F107と、ストップ信
号203によってセットされ、オアゲート109の出力によっ
てリセットされ発振停止信号116を出力するRSF/F108
と、RSF/F107のＱ出力118がハイレベルのときのみ1/2分
周器102の出力を通過させて発振安定用タイマ104に出力
するアンドゲート103と、RSF/F107のＱ出力118がロウレ
ベルのときのみ1/2分周器102の出力を基準クロック信号
206として出力するインバータ111およびアンドゲート11
2と、外部入力信号210とリセット信号209を入力して発
振安定用タイマ104をクリアするオアゲート106で構成さ
れている。
発振器101と、発振器101の出力を1/2に分周する1/2分周
器102と、発振安定用タイマ104と、外部入力信号210の
立上りを検出するエッジ検出回路105と、エッジ検出回
路105の検出信号211とリセット信号209を入力とするオ
アゲート109と、発振安定用タイマ104のオーバーフロー
信号117とリセット信号209を入力とするオアゲート110
と、ストップ信号203によってセットされ、オアゲート1
10の出力によりリセットされるRSF/F107と、ストップ信
号203によってセットされ、オアゲート109の出力によっ
てリセットされ発振停止信号116を出力するRSF/F108
と、RSF/F107のＱ出力118がハイレベルのときのみ1/2分
周器102の出力を通過させて発振安定用タイマ104に出力
するアンドゲート103と、RSF/F107のＱ出力118がロウレ
ベルのときのみ1/2分周器102の出力を基準クロック信号
206として出力するインバータ111およびアンドゲート11
2と、外部入力信号210とリセット信号209を入力して発
振安定用タイマ104をクリアするオアゲート106で構成さ
れている。
次に、第１図の回路の動作について説明する。
マイクロコンピュータの通常の動作状態ではリセット信
号209によりRSF/F107,108はリセットされており、発振
停止信号116はロウレベルなので発振器101は発振子100
の周波数で発振している。発振器101の出力は1/2分周器
102を通りアンドゲート112の一方の入力へ入力される。
このとき、RSF/F107はリセット状態なのでインバータ11
1の出力はハイレベルとなり発振器101出力の1/2の周波
数の信号が基準クロック206としてデータ処理部201へ供
給される。また、発振安定用タイマ104はアンドゲート1
03により1/2分周器208の出力が遮断されているので停止
している。これにより無意味な電流消費を防いでいる。
号209によりRSF/F107,108はリセットされており、発振
停止信号116はロウレベルなので発振器101は発振子100
の周波数で発振している。発振器101の出力は1/2分周器
102を通りアンドゲート112の一方の入力へ入力される。
このとき、RSF/F107はリセット状態なのでインバータ11
1の出力はハイレベルとなり発振器101出力の1/2の周波
数の信号が基準クロック206としてデータ処理部201へ供
給される。また、発振安定用タイマ104はアンドゲート1
03により1/2分周器208の出力が遮断されているので停止
している。これにより無意味な電流消費を防いでいる。
次に、クロックを停止してストップモードとするには命
令によりストップ信号203をハイレベルとする。する
と、RSF/F108の出力、すなわち発振停止信号116がハイ
レベルとなり発振器101が停止する。このとき、RSF/F10
7の出力も同時にハイレベルとなるので基準クロック206
はインバータ111によって遮断され、ロウレベルに固定
される。このとき消費電流は最小となる。
令によりストップ信号203をハイレベルとする。する
と、RSF/F108の出力、すなわち発振停止信号116がハイ
レベルとなり発振器101が停止する。このとき、RSF/F10
7の出力も同時にハイレベルとなるので基準クロック206
はインバータ111によって遮断され、ロウレベルに固定
される。このとき消費電流は最小となる。
ストップモードを解除するには外部入力信号210をロウ
レベルからハイレベルとする。エッジ検出回路105はこ
の外部入力信号210の立上りを検出してRSF/F108をリセ
ットするとともにデータ処理部201に対して割込要求信
号211を発生する。RSF/F108がリセットされると、その
出力である発振器停止信号116がロウレベルとなり発振
器101は発振を開始する。このとき、RSF/F107のＱ出力1
18がハイレベルであるので発振安定用タイマ104には発
振器101の出力が1/2分周器102およびアンドゲート103を
通りクロックとして入力される。ところが、発振安定用
タイマ104は外部入力信号210がハイレベルの間はオアゲ
ート106の出力によりクリアされ続けるのでオーバーフ
ローすることはない。外部入力信号210がロウレベルと
なると始めて発振安定用タイマ104はアンドゲート103の
出力をカウントすることを開始する。そして所定のクロ
ック数をカウントすると発振安定用タイマ104はオーバ
ーフローし、オーバーフロー信号117によりRSF/F107が
リセットされる。これにより、基準クロック206がデー
タ処理部201に供給され、データ処理部201は動作を再開
し、外部入力信号210による割り込み処理を行なう。
レベルからハイレベルとする。エッジ検出回路105はこ
の外部入力信号210の立上りを検出してRSF/F108をリセ
ットするとともにデータ処理部201に対して割込要求信
号211を発生する。RSF/F108がリセットされると、その
出力である発振器停止信号116がロウレベルとなり発振
器101は発振を開始する。このとき、RSF/F107のＱ出力1
18がハイレベルであるので発振安定用タイマ104には発
振器101の出力が1/2分周器102およびアンドゲート103を
通りクロックとして入力される。ところが、発振安定用
タイマ104は外部入力信号210がハイレベルの間はオアゲ
ート106の出力によりクリアされ続けるのでオーバーフ
ローすることはない。外部入力信号210がロウレベルと
なると始めて発振安定用タイマ104はアンドゲート103の
出力をカウントすることを開始する。そして所定のクロ
ック数をカウントすると発振安定用タイマ104はオーバ
ーフローし、オーバーフロー信号117によりRSF/F107が
リセットされる。これにより、基準クロック206がデー
タ処理部201に供給され、データ処理部201は動作を再開
し、外部入力信号210による割り込み処理を行なう。
第３図は第１図に示したクロック信号発生部205の動作
を示すタイミングチャートである。時刻t1にクロック発
振の再開を要求する外部入力信号210が立上ると、RSF/F
108の出力116がロウレベルとなり発振器101は発振を開
始する。そして時間T1経過した時刻t2に外部入力信号21
0が立下ると、発振安定用タイマ104は1/2分周器102の出
力のカウントを開始する。時間T2経過した時刻t3に発振
安定用タイマ104はオーバーフローし、データ処理部201
へ基準クロック206が供給される。したがって、クロッ
ク発振の再開を要求する命令が出力されてからデータ処
理部201へのクロック供給が開始されるまでの時間は、
外部入力信号210がハイレベルである時間T1と発振安定
用タイマ104がオーバーフローするまでの時間T2の合計T
1＋T2となる。
を示すタイミングチャートである。時刻t1にクロック発
振の再開を要求する外部入力信号210が立上ると、RSF/F
108の出力116がロウレベルとなり発振器101は発振を開
始する。そして時間T1経過した時刻t2に外部入力信号21
0が立下ると、発振安定用タイマ104は1/2分周器102の出
力のカウントを開始する。時間T2経過した時刻t3に発振
安定用タイマ104はオーバーフローし、データ処理部201
へ基準クロック206が供給される。したがって、クロッ
ク発振の再開を要求する命令が出力されてからデータ処
理部201へのクロック供給が開始されるまでの時間は、
外部入力信号210がハイレベルである時間T1と発振安定
用タイマ104がオーバーフローするまでの時間T2の合計T
1＋T2となる。
第４図は本発明の他の実施例で、クロック信号発生部の
回路図である。
回路図である。
本実施例は、第１図に示しな実施例においては外部入力
信号210として立上り信号でしかストップモードを解除
できなかったのに対してプログラムにより外部入力信号
210の有効エッジ入力を指定することができるようにし
たもので、このために、第１図に示した回路のエッジ検
出回路105の代りにエッジ指定回路400が設けられてい
る。
信号210として立上り信号でしかストップモードを解除
できなかったのに対してプログラムにより外部入力信号
210の有効エッジ入力を指定することができるようにし
たもので、このために、第１図に示した回路のエッジ検
出回路105の代りにエッジ指定回路400が設けられてい
る。
このエッジ指定回路400は、外部入力信号の立上り、立
下りをそれぞれ検出するエッジ検出回路405,420と、有
効エッジを指定するためのフラグ421と、外部入力信号2
10とフラグ421の出力を入力とし出力がオアゲート106に
入力されるエクスクルーシブノアゲート422と、フラグ4
21の出力を反転するインバータ426と、エッジ検出回路4
05の出力とフラグ421の出力を入力とするアンドゲート4
23と、エッジ検出回路420の出力とインバータ426の出力
を入力とするアンドゲート424と、アンドゲート423,424
の出力を入力とし、出力がオアゲート109およびデータ
処理部201に割込要求信号として出力されるオアゲート4
25で構成されている。
下りをそれぞれ検出するエッジ検出回路405,420と、有
効エッジを指定するためのフラグ421と、外部入力信号2
10とフラグ421の出力を入力とし出力がオアゲート106に
入力されるエクスクルーシブノアゲート422と、フラグ4
21の出力を反転するインバータ426と、エッジ検出回路4
05の出力とフラグ421の出力を入力とするアンドゲート4
23と、エッジ検出回路420の出力とインバータ426の出力
を入力とするアンドゲート424と、アンドゲート423,424
の出力を入力とし、出力がオアゲート109およびデータ
処理部201に割込要求信号として出力されるオアゲート4
25で構成されている。
次に、本実施例の動作を説明する、 まず、フラグ421にハイレベルが書き込まれているとす
る。この場合、エッジ検出回路405の出力がアンドゲー
ト423およびオアゲート425を通過してRSF/F108をリセッ
トし、同時にデータ処理部201に対して割り込み処理を
要求する割込要求信号211を出力する。このとき、エッ
ジ検出回路420の出力はアンドゲート424に接続されてい
るが、インバータ426の出力がロウレベルであるためア
ンドゲート424の出力がハイレベルとなることはなく、
外部入力信号210の立上りのみが検出できる。さらに、
外部入力信号210がハイレベルの間はエクスクルーシブ
ノアゲート422の出力はハイレベルとなるので発振安定
用タイマ104はオアゲート106の出力によりクリアされて
いる。外部入力信号210がロウレベルとなると発振安定
用タイマ104はカウント動作を開始、オーバーフローす
ると基準クロック206がデータ処理部201に供給される。
る。この場合、エッジ検出回路405の出力がアンドゲー
ト423およびオアゲート425を通過してRSF/F108をリセッ
トし、同時にデータ処理部201に対して割り込み処理を
要求する割込要求信号211を出力する。このとき、エッ
ジ検出回路420の出力はアンドゲート424に接続されてい
るが、インバータ426の出力がロウレベルであるためア
ンドゲート424の出力がハイレベルとなることはなく、
外部入力信号210の立上りのみが検出できる。さらに、
外部入力信号210がハイレベルの間はエクスクルーシブ
ノアゲート422の出力はハイレベルとなるので発振安定
用タイマ104はオアゲート106の出力によりクリアされて
いる。外部入力信号210がロウレベルとなると発振安定
用タイマ104はカウント動作を開始、オーバーフローす
ると基準クロック206がデータ処理部201に供給される。
次に、フラグ421にロウレベルが書き込まれているとす
る。この場合、外部入力信号210がハイレベルからロウ
レベルに立下るとエッジ検出回路420はこれを検出し、
その出力がアンドゲート424、オアゲート425を通過して
RSF/F108をリセットし、同時にデータ処理部201に対し
て割り込み処理を要求する割込要求信号211を出力す
る。フラグ421がロウレベルのときは外部入力信号210が
ロウレベルの間、エクスクルーシブノアゲート422の出
力がハイレベルとなるので発振安定用タイマ104はオア
ゲート106の出力によりクリアされている。外部入力信
号210が再びハイレベルとなると発振安定用タイマ104は
カウント動作を開始し、オーバーフローすると基準クロ
ック206がデータ処理部201に供給される。
る。この場合、外部入力信号210がハイレベルからロウ
レベルに立下るとエッジ検出回路420はこれを検出し、
その出力がアンドゲート424、オアゲート425を通過して
RSF/F108をリセットし、同時にデータ処理部201に対し
て割り込み処理を要求する割込要求信号211を出力す
る。フラグ421がロウレベルのときは外部入力信号210が
ロウレベルの間、エクスクルーシブノアゲート422の出
力がハイレベルとなるので発振安定用タイマ104はオア
ゲート106の出力によりクリアされている。外部入力信
号210が再びハイレベルとなると発振安定用タイマ104は
カウント動作を開始し、オーバーフローすると基準クロ
ック206がデータ処理部201に供給される。
このように本実施例ではストップモードを解除するため
の外部入力信号210の有効エッジをプログラムで指定す
ることができる。
の外部入力信号210の有効エッジをプログラムで指定す
ることができる。
以上説明したように本発明は、発振が非常に不安定な期
間は外部入力のレベルにより発振安定用タイマの動作を
禁止し、外部入力のレベルが反転してから前記タイマを
スタートすることにより、設計値通りの発振安定時間が
得られるとともに、ハードウェアとして内蔵するタイマ
のビット長を大幅に削減することができるため、マイク
ロコンピュータのコストパフォーマンスを大幅に向上す
ることができる効果がある。
間は外部入力のレベルにより発振安定用タイマの動作を
禁止し、外部入力のレベルが反転してから前記タイマを
スタートすることにより、設計値通りの発振安定時間が
得られるとともに、ハードウェアとして内蔵するタイマ
のビット長を大幅に削減することができるため、マイク
ロコンピュータのコストパフォーマンスを大幅に向上す
ることができる効果がある。
第１図は第２図のクロック信号発生部205の回路図、第
２図は本発明のマイクロコンピュータの一実施例を示す
ブロック図、第３図は第１図に示したクロック信号発生
部205の動作を示すタイミングチャート、第４図は本発
明の他の実施例の回路図である。 100……発振子、 101……発振器、 102……1/2分周器、 103,112,423,424……アンドゲート、 104……発振安定用タイマ、 105,405,420……エッジ検出回路、 106,109,110,425……オアゲート、 107,108……RSフリップ・フロップ、 201……データ処理部、 202……制御部、 203……ストップ信号、 205……クロック信号発生部、 206……基準クロック、 207……発振子100の出力するクロック、 208……発振器101の出力するクロック、 209……リセット信号、 210……外部入力信号、 211……割込要求信号、 400……エッジ指定回路、 421……フラグ、 422……エクスクルーシブノアゲート。
２図は本発明のマイクロコンピュータの一実施例を示す
ブロック図、第３図は第１図に示したクロック信号発生
部205の動作を示すタイミングチャート、第４図は本発
明の他の実施例の回路図である。 100……発振子、 101……発振器、 102……1/2分周器、 103,112,423,424……アンドゲート、 104……発振安定用タイマ、 105,405,420……エッジ検出回路、 106,109,110,425……オアゲート、 107,108……RSフリップ・フロップ、 201……データ処理部、 202……制御部、 203……ストップ信号、 205……クロック信号発生部、 206……基準クロック、 207……発振子100の出力するクロック、 208……発振器101の出力するクロック、 209……リセット信号、 210……外部入力信号、 211……割込要求信号、 400……エッジ指定回路、 421……フラグ、 422……エクスクルーシブノアゲート。
Claims (1)
- 【請求項１】クロック信号を発生するクロック発生回路
と、ストップ信号に応じて前記クロック発生回路の動作
を停止させ開始信号に応じて前記クロック信号の動作を
開始させる制御回路と、前記クロック信号をカウントす
る発振安定用タイマと、前記発振安定用タイマのオーバ
ーフロー信号に応じて前記クロック信号を基準クロック
としてマイクロコンピュータ内部に供給する基準クロッ
ク供給手段と、外部から印加される外部入力信号が第１
の論理レベルから第２の論理レベルに変化したことを検
出し前記制御回路に前記開始信号を供給するエッジ検出
回路と、前記外部信号が第１の論理レベルから第２の論
理レベルとなり前記クロック発生回路が動作を開始した
後前記外部信号が第２の論理レベルの間は前記発振安定
用タイマの動作を禁止し前記外部信号が再び第１の論理
レベルとなったときに前記発振安定用タイマの動作を許
可するタイマ制御手段とを有することを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045726A JPH0734169B2 (ja) | 1987-02-27 | 1987-02-27 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045726A JPH0734169B2 (ja) | 1987-02-27 | 1987-02-27 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211417A JPS63211417A (ja) | 1988-09-02 |
| JPH0734169B2 true JPH0734169B2 (ja) | 1995-04-12 |
Family
ID=12727326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045726A Expired - Lifetime JPH0734169B2 (ja) | 1987-02-27 | 1987-02-27 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734169B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4686848B2 (ja) * | 2000-11-15 | 2011-05-25 | パナソニック株式会社 | 流量計測装置 |
| JP3913991B2 (ja) | 2001-02-13 | 2007-05-09 | 富士通株式会社 | マイクロコンピュータおよびコンピュータシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681041B2 (ja) * | 1985-04-03 | 1994-10-12 | 日本電気株式会社 | 集積回路装置 |
-
1987
- 1987-02-27 JP JP62045726A patent/JPH0734169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211417A (ja) | 1988-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |