JPH02239719A - タイマ回路 - Google Patents
タイマ回路Info
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- JPH02239719A JPH02239719A JP1060279A JP6027989A JPH02239719A JP H02239719 A JPH02239719 A JP H02239719A JP 1060279 A JP1060279 A JP 1060279A JP 6027989 A JP6027989 A JP 6027989A JP H02239719 A JPH02239719 A JP H02239719A
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- 230000004044 response Effects 0.000 claims description 10
- 230000010355 oscillation Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 244000145845 chattering Species 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
- G04G19/12—Arrangements for reducing power consumption during storage
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F1/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
- G04F1/005—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、タイマ回路、特に電力消費低減に工夫を凝
らしたタイマ回路に関する。
らしたタイマ回路に関する。
（口）従来の技術
従来より知られたタイマ回路には、ある入力信号が加え
られると、この入力信号に応答して、カウンタが発振器
からのパルス信号のカウントを開始し、このカウンタの
出力を受ける信号処理回路がカウント開始からカウント
アップするまでの間、限時信号を出力するようにしたも
のがある。
られると、この入力信号に応答して、カウンタが発振器
からのパルス信号のカウントを開始し、このカウンタの
出力を受ける信号処理回路がカウント開始からカウント
アップするまでの間、限時信号を出力するようにしたも
のがある。
（ハ）発明が解決しようとする課題
一般に、タイマ回路は組込まれる機器により、入力信号
の加えられるタイミングが不規則であり、いつ入力信号
が加えられても動作し得るように、常に待機状態にして
おかねばならない。そのため、上記従来のタイマ回路で
は、発振器、カウンタ、信号処理回路等の各回路に電源
電圧を印加したまま待機している。したがって、入力信
号が全く入って来ない状態が長期続く場合でも、その間
、いくらかの電力消費をなし、不経済であった。
の加えられるタイミングが不規則であり、いつ入力信号
が加えられても動作し得るように、常に待機状態にして
おかねばならない。そのため、上記従来のタイマ回路で
は、発振器、カウンタ、信号処理回路等の各回路に電源
電圧を印加したまま待機している。したがって、入力信
号が全く入って来ない状態が長期続く場合でも、その間
、いくらかの電力消費をなし、不経済であった。
この発明は、上記問題点に着目してなされたものであっ
て、入力信号が加えられない状態では、可能な限り消費
電力を低減し得るタイマ回路を提供することを目的とし
ている。
て、入力信号が加えられない状態では、可能な限り消費
電力を低減し得るタイマ回路を提供することを目的とし
ている。
（二）課題を解決するための手段及び作用この発明のタ
イマ回路は、常時、電源電圧が供給され、入力信号が加
えられるとセットされる記憶回路を含む第１回路部と、
前記記憶回路がセットされると基準電圧を出力し、リセ
ットされると基準電圧の出力を断する基準電圧回路、一
定周期のパルス信号を発振する発振回路、前記基準電圧
が出力されてから前記パルス信号をカウントするカウン
タ、及びこのカウンタがカウントを開始してからカウン
トアップするまでの間、限時信号を出力する信号処理回
路を含む第２回路部とから構成されており、前記記憶回
路がセットされている間、前記基準電圧回路より第２回
路部の各回路部に基準電圧を供給し、前記カウンタのカ
ウントアップ出力に応答して前記記憶回路をリセットす
るようにしている。
イマ回路は、常時、電源電圧が供給され、入力信号が加
えられるとセットされる記憶回路を含む第１回路部と、
前記記憶回路がセットされると基準電圧を出力し、リセ
ットされると基準電圧の出力を断する基準電圧回路、一
定周期のパルス信号を発振する発振回路、前記基準電圧
が出力されてから前記パルス信号をカウントするカウン
タ、及びこのカウンタがカウントを開始してからカウン
トアップするまでの間、限時信号を出力する信号処理回
路を含む第２回路部とから構成されており、前記記憶回
路がセットされている間、前記基準電圧回路より第２回
路部の各回路部に基準電圧を供給し、前記カウンタのカ
ウントアップ出力に応答して前記記憶回路をリセットす
るようにしている。
このタイマ回路では、入力信号が加えられない常態時は
、記憶手段がリセットされており、したがって基準電圧
回路も第２回路部の各部へ基準電圧を供給しない。入力
信号が加えられると、これに応答して記憶回路がセット
され、応じて基準電圧回路も基準電圧を出力する。そし
て、第２回路部の各部へ基準電圧が供給され、カウンク
は発振器からのパルス信号のカウントを開始する。信号
処理回路は、カウンタからの出力を受けて、カウント開
始からカウントアップまでの間、限時信号を出力する。
、記憶手段がリセットされており、したがって基準電圧
回路も第２回路部の各部へ基準電圧を供給しない。入力
信号が加えられると、これに応答して記憶回路がセット
され、応じて基準電圧回路も基準電圧を出力する。そし
て、第２回路部の各部へ基準電圧が供給され、カウンク
は発振器からのパルス信号のカウントを開始する。信号
処理回路は、カウンタからの出力を受けて、カウント開
始からカウントアップまでの間、限時信号を出力する。
カウンタがカウントアップすると、記憶回路がリセット
され、応じて基準電圧回路も基準電圧の出力を断し、以
後、次に入力信号が加えられるのを待つことになる。こ
のタイマ回路では、タイマ動作中のみ第２回路部の各部
に電源電圧が供給される。
され、応じて基準電圧回路も基準電圧の出力を断し、以
後、次に入力信号が加えられるのを待つことになる。こ
のタイマ回路では、タイマ動作中のみ第２回路部の各部
に電源電圧が供給される。
（ホ）実施例
以下、実施例により、この発明をさらに詳細に説明する
。
。
第１図は、この発明の一実施例を示すタイマ回路の回路
ブロック図である。このタイマ回路は、全体がＩＣ（集
積回路）で構成されている。回路構成的には、第１ブロ
ック（第１回路部）Ａと、第２ブロック（第２回路部）
Ｂとから構成されている。第１ブロックＡには、外部よ
り電源電圧が供給されており、第２ブロックＢの回路各
部には、タイマ信号を出力する時のみ基準電圧（電源電
圧）が供給されるようになっている。
ブロック図である。このタイマ回路は、全体がＩＣ（集
積回路）で構成されている。回路構成的には、第１ブロ
ック（第１回路部）Ａと、第２ブロック（第２回路部）
Ｂとから構成されている。第１ブロックＡには、外部よ
り電源電圧が供給されており、第２ブロックＢの回路各
部には、タイマ信号を出力する時のみ基準電圧（電源電
圧）が供給されるようになっている。
第１ブロックＡには、ＳＥＴ端子に加えられる基準電圧
のレベルを調整設定するレベル設定回路１、基準電圧と
入力電圧とを比較する比較回路２、チヤタリング除去回
路３、インバータ４、禁止ゲート５、ＯＲゲート６・７
、ＡＮＤゲート８、基準信号以上の入力信号がＩＮ端子
に加えられるとセットされ記憶動作するフリップフロッ
プ９、起動回路１０、定電圧・定電流回路１１、リセッ
ト回路ｌ２、インバータ１３・１４、クロツク発振器１
５、ＡＮＤゲート１６等を内蔵して構成している。
のレベルを調整設定するレベル設定回路１、基準電圧と
入力電圧とを比較する比較回路２、チヤタリング除去回
路３、インバータ４、禁止ゲート５、ＯＲゲート６・７
、ＡＮＤゲート８、基準信号以上の入力信号がＩＮ端子
に加えられるとセットされ記憶動作するフリップフロッ
プ９、起動回路１０、定電圧・定電流回路１１、リセッ
ト回路ｌ２、インバータ１３・１４、クロツク発振器１
５、ＡＮＤゲート１６等を内蔵して構成している。
一方、第２ブロックＢは、フリップフロップ９のセット
出力に応答して基準電圧■を出力する基準電圧回路２１
、パルス信号を発振する発振器２２、このパルス信号を
カウントするカウンタ２３、前記基準電圧回路２１から
の基準電圧に応答してカウンタ２３をリセットするリセ
ット回路２４、入力信号が加えられてからカウンタ２３
がタイムアップするまでの間、タイマ信号を出力する信
号処理回路２５、出力回路２６を内蔵して構成されてい
る。基準電圧回路２１よりの基準電圧■は、発振器２２
、カウンタ２３、リセット回路２４、信号処理回路２５
、出力回路２６の各回路に供給されるようになっている
。
出力に応答して基準電圧■を出力する基準電圧回路２１
、パルス信号を発振する発振器２２、このパルス信号を
カウントするカウンタ２３、前記基準電圧回路２１から
の基準電圧に応答してカウンタ２３をリセットするリセ
ット回路２４、入力信号が加えられてからカウンタ２３
がタイムアップするまでの間、タイマ信号を出力する信
号処理回路２５、出力回路２６を内蔵して構成されてい
る。基準電圧回路２１よりの基準電圧■は、発振器２２
、カウンタ２３、リセット回路２４、信号処理回路２５
、出力回路２６の各回路に供給されるようになっている
。
次に、上記実施例タイマ回路の動作について説明する。
今、入力信号端子ＩＮに、入力信号が加えられない状態
では、比較回路２よりチヤタリンダ除去回路３及びイン
バータ４を経て出力される信号はｒＬ（口−）」であり
、したがって禁止ゲート５の禁止入力端に「Ｌ」が入力
されていても、その出力は「Ｌ」であり、したがってフ
リップフロップ９はセットされず、セット出力Ｑも「Ｌ
」である。そのため基準電圧回路２．１は、基準電圧■
を出力しないので、第２ブロックＢの各回路には電圧供
給がなされず、電力も消費されない。
では、比較回路２よりチヤタリンダ除去回路３及びイン
バータ４を経て出力される信号はｒＬ（口−）」であり
、したがって禁止ゲート５の禁止入力端に「Ｌ」が入力
されていても、その出力は「Ｌ」であり、したがってフ
リップフロップ９はセットされず、セット出力Ｑも「Ｌ
」である。そのため基準電圧回路２．１は、基準電圧■
を出力しないので、第２ブロックＢの各回路には電圧供
給がなされず、電力も消費されない。
やがて、人力信号端子ＩＮに、人力信号が加えられると
、インバータ４の出力側がｒＨ（ハイ）」状態となる。
、インバータ４の出力側がｒＨ（ハイ）」状態となる。
そのため、禁止ゲート５の出力に「Ｈ」が導出され、読
込みタイミングにフリップフロップ９がセットされる。
込みタイミングにフリップフロップ９がセットされる。
つまり、セット出力Ｑがｒ Ｈ ．となる。このセット
出力Ｑを受けて、基準電圧回路２１が基準電圧Ｖを出力
する。これにより、第２ブロックＢの各回路が動作状態
となり、発振器２２からパルス信号が発せられ、このパ
ルス信号をカウンタ２３がカウントする。信号処理回路
２５は、インバータ４から入力４言号が加えられたこと
を示すｒＨ，信号を受けて、カウンタ２３のカウント開
始より出力回路２６を経て出力端子ＯＵＴに、タイマ信
号を出力する。カウンタ２３がカウントアップすると、
このカウントアップ信号に応答して、信号処理回路２５
は出力信号を「Ｌ」、つまりタイマ信号をオフする。
出力Ｑを受けて、基準電圧回路２１が基準電圧Ｖを出力
する。これにより、第２ブロックＢの各回路が動作状態
となり、発振器２２からパルス信号が発せられ、このパ
ルス信号をカウンタ２３がカウントする。信号処理回路
２５は、インバータ４から入力４言号が加えられたこと
を示すｒＨ，信号を受けて、カウンタ２３のカウント開
始より出力回路２６を経て出力端子ＯＵＴに、タイマ信
号を出力する。カウンタ２３がカウントアップすると、
このカウントアップ信号に応答して、信号処理回路２５
は出力信号を「Ｌ」、つまりタイマ信号をオフする。
一方、カウンタ２３のカウントアップ信号が出力される
と、ＡＮＤゲート８の一方の人力はフリップフロップ９
のＱ出力で「Ｈ」、他方の入力はカウントアップ信号で
「Ｈ」であるから、その出力がｒＨ，となり、このｒＨ
，信号がＯＲゲート７を介してフリップフロップ９のリ
セット端子に加えられ、フリップフロップ９は再びリセ
ットされる。リセットされるとセット出力Ｑは「Ｌ」と
なるので、基準電圧回路２１は基準電圧■を断ずる。そ
のため、第２ブロックＢの各回路に電圧が供給されなく
なり、電力消費もなくなる。
と、ＡＮＤゲート８の一方の人力はフリップフロップ９
のＱ出力で「Ｈ」、他方の入力はカウントアップ信号で
「Ｈ」であるから、その出力がｒＨ，となり、このｒＨ
，信号がＯＲゲート７を介してフリップフロップ９のリ
セット端子に加えられ、フリップフロップ９は再びリセ
ットされる。リセットされるとセット出力Ｑは「Ｌ」と
なるので、基準電圧回路２１は基準電圧■を断ずる。そ
のため、第２ブロックＢの各回路に電圧が供給されなく
なり、電力消費もなくなる。
このように、このタイマ回路では入力信号が加えられる
と、第２ブロックＢの各回路部に電圧が供給され、また
タイマ信号がオフすると、その後は第２ブロックＢの各
回路部への電圧供給を停止する。つまり、タイマ信号を
出力する時のみ、電源を供給し、常時は電源電圧を供給
しない。したがって、第２ブロックＢでの電力消費は極
めて少ない。
と、第２ブロックＢの各回路部に電圧が供給され、また
タイマ信号がオフすると、その後は第２ブロックＢの各
回路部への電圧供給を停止する。つまり、タイマ信号を
出力する時のみ、電源を供給し、常時は電源電圧を供給
しない。したがって、第２ブロックＢでの電力消費は極
めて少ない。
第２図は、この発明の他の実施例を示すタイマ回路の一
部回路ブロック図である。このタイマ回路は、入力信号
を２系統で入力可能に、つまりデュアル方式を採用して
いる。したがって、レベル設定回路１ａ、比較回路２ａ
、チヤタリング除去回路３ａ、インバータ４ａからなる
入力回路と全く同構成のレベル設定回路１ｂ、比較回路
２ｂ、チヤクリング除去回路３ｂ、インバータ４ｂから
なる入力回路を並設し、インバータ４ａ、４ｂの出力は
ＯＲゲート１７を介して禁止ゲート５に入力している。
部回路ブロック図である。このタイマ回路は、入力信号
を２系統で入力可能に、つまりデュアル方式を採用して
いる。したがって、レベル設定回路１ａ、比較回路２ａ
、チヤタリング除去回路３ａ、インバータ４ａからなる
入力回路と全く同構成のレベル設定回路１ｂ、比較回路
２ｂ、チヤクリング除去回路３ｂ、インバータ４ｂから
なる入力回路を並設し、インバータ４ａ、４ｂの出力は
ＯＲゲート１７を介して禁止ゲート５に入力している。
また、出力回路２６はＯｕＴａ、ＯｕＴｂの２つの出力
端子を備えている。他の回路部は第１図の回路と同様で
ある。
端子を備えている。他の回路部は第１図の回路と同様で
ある。
このタイマ回路では、いずれか一方の入力端子に入力信
号が加えられると、フリップフロップ９がセットされ、
基準電圧回路２１は基準電圧■を第２ブロックＢの各回
路に電圧を供給し、信号処理回路２５は入力された端子
に対応する出力端子から、カウンタ２３がカウントアッ
プするまでタイマ信号を出力する。
号が加えられると、フリップフロップ９がセットされ、
基準電圧回路２１は基準電圧■を第２ブロックＢの各回
路に電圧を供給し、信号処理回路２５は入力された端子
に対応する出力端子から、カウンタ２３がカウントアッ
プするまでタイマ信号を出力する。
（へ）発明の効果
この発明によれば、第１回路部に入力信号が加えられる
とセットされる記憶回路を備え、さらに第２回路部には
記憶回路のセット出力に応答して基準電圧を出力する基
準電圧回路を備え、この基準電圧で第２回路部を動作さ
せると共に、第２回路部からのカウンタがカウントアッ
プすると、これに対応して記憶回路をリセットさせ、第
２回路部の各回路には、限時信号を出力する時に電源を
供給し、その他の常時は電源供給を行わないので、常時
は第２回路部で電力消費がおこなわれず、タイマ回路全
体として消費電力を大幅に低減できる。
とセットされる記憶回路を備え、さらに第２回路部には
記憶回路のセット出力に応答して基準電圧を出力する基
準電圧回路を備え、この基準電圧で第２回路部を動作さ
せると共に、第２回路部からのカウンタがカウントアッ
プすると、これに対応して記憶回路をリセットさせ、第
２回路部の各回路には、限時信号を出力する時に電源を
供給し、その他の常時は電源供給を行わないので、常時
は第２回路部で電力消費がおこなわれず、タイマ回路全
体として消費電力を大幅に低減できる。
第１図は、この発明の一実施例を示すタイマ回路のブロ
ック図、第２図は、この発明の他の実施例を示すタイマ
回路のブロック図である。 Ａ：第１ブロック、 Ｂ：第２ブロック、９：フリッ
プフロップ、 ２１：基準電圧回路、 ２２−．発振器、２３：カウン
タ、 ２５：信号処理回路。 手続補正書 （自発） 事件の表示 平成１年特許願第６０２７９号 発明の名称 タイマ回路 補正をする者 代表者 立石義雄 ４．代理人 住所 ◎６０４ 京都市中京区壬生賀陽御所町３番地の 京都幸ビル５Ｆ 補正の内容 図面の第１図及び第２図を別添付の通り補正する。 添付書類の目録 （１）図面〔第１図、 第２図〕 １通
ック図、第２図は、この発明の他の実施例を示すタイマ
回路のブロック図である。 Ａ：第１ブロック、 Ｂ：第２ブロック、９：フリッ
プフロップ、 ２１：基準電圧回路、 ２２−．発振器、２３：カウン
タ、 ２５：信号処理回路。 手続補正書 （自発） 事件の表示 平成１年特許願第６０２７９号 発明の名称 タイマ回路 補正をする者 代表者 立石義雄 ４．代理人 住所 ◎６０４ 京都市中京区壬生賀陽御所町３番地の 京都幸ビル５Ｆ 補正の内容 図面の第１図及び第２図を別添付の通り補正する。 添付書類の目録 （１）図面〔第１図、 第２図〕 １通
Claims (1)
- （１）常時、電源電圧が供給され、入力信号が加えられ
るとセットされる記憶回路を含む第１回路部と、前記記
憶回路がセットされると基準電圧を出力し、リセットさ
れると基準電圧の出力を断する基準電圧回路、一定周期
のパルス信号を発振する発振回路、前記基準電圧が出力
されてから前記パルス信号をカウントするカウンタ、及
びこのカウンタがカウントを開始してからカウントアッ
プするまでの間、限時信号を出力する信号処理回路を含
む第２回路部とからなり、前記記憶回路がセットされて
いる間、前記基準電圧回路より第２回路部の各回路部に
基準電圧を供給し、前記カウンタのカウントアップ出力
に応答して前記記憶回路をリセットするようにしたこと
を特徴とするタイマ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060279A JPH02239719A (ja) | 1989-03-13 | 1989-03-13 | タイマ回路 |
| US07/489,948 US5063355A (en) | 1989-03-13 | 1990-03-09 | Timer circuit |
| EP90302600A EP0388116A1 (en) | 1989-03-13 | 1990-03-12 | Timer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060279A JPH02239719A (ja) | 1989-03-13 | 1989-03-13 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239719A true JPH02239719A (ja) | 1990-09-21 |
Family
ID=13137548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060279A Pending JPH02239719A (ja) | 1989-03-13 | 1989-03-13 | タイマ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5063355A (ja) |
| EP (1) | EP0388116A1 (ja) |
| JP (1) | JPH02239719A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5199052A (en) * | 1990-06-29 | 1993-03-30 | Fujitsu Limited | Reload timer circuit |
| US5107469A (en) * | 1990-07-31 | 1992-04-21 | Miles Inc. | Digital low-power programmable alarm clock for use with reflectance photometer instruments and the like |
| US6587800B1 (en) * | 2000-06-30 | 2003-07-01 | Intel Corporation | Reference timer for frequency measurement in a microprocessor |
| JP3884914B2 (ja) * | 2001-01-30 | 2007-02-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| US8050145B2 (en) * | 2008-02-26 | 2011-11-01 | Leviton Manufacturing Co., Inc. | Wall mounted programmable timer system |
| USD634276S1 (en) | 2009-06-05 | 2011-03-15 | Leviton Manufacturing Co., Inc. | Electrical device |
| US8786137B2 (en) * | 2009-09-11 | 2014-07-22 | Leviton Manufacturing Co., Inc. | Digital wiring device |
| USD640640S1 (en) | 2009-10-28 | 2011-06-28 | Leviton Manufacturing Co., Inc. | Electrical device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936745A (en) * | 1974-11-12 | 1976-02-03 | Mdh Industries, Inc. | Method of measuring the duration of a discontinuous signal |
| US4052676A (en) * | 1976-06-10 | 1977-10-04 | Woodward Governor Company | Digital-analog frequency error signaling |
| JPS54148361A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Logic integrated circuit |
| US4545686A (en) * | 1981-03-24 | 1985-10-08 | Kabushiki Kaisha Suwa Seikosha | Electronic timepiece |
| JPS60111180A (ja) * | 1983-11-21 | 1985-06-17 | Nissan Motor Co Ltd | タイマ回路 |
| GB2182192B (en) * | 1985-08-26 | 1989-08-09 | Hashimoto Corp | Portable sound recorder |
| US4745629A (en) * | 1986-09-26 | 1988-05-17 | United Technologies Corporation | Duty cycle timer |
| US4968907A (en) * | 1987-11-19 | 1990-11-06 | Eg&G Instruements, Inc. | Digital delay generator |
-
1989
- 1989-03-13 JP JP1060279A patent/JPH02239719A/ja active Pending
-
1990
- 1990-03-09 US US07/489,948 patent/US5063355A/en not_active Expired - Fee Related
- 1990-03-12 EP EP90302600A patent/EP0388116A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388116A1 (en) | 1990-09-19 |
| US5063355A (en) | 1991-11-05 |
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| JPH06100947B2 (ja) | 電源制御回路 | |
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