JP3677299B2 - 低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、低電圧動作のＰＲＯＭ（プログラマブル・リード・オンリ・メモリ）内蔵マイクロコンピュータに関し、特に動作電源電流の低減回路に関する。
【０００２】
【従来の技術】
従来の低電源電圧で動作するＰＲＯＭ内蔵のマイクロコンピュータ（以後マイコンと称す）は、図７に示すように、クロック生成回路２１と、このクロック生成回路２１の出力を分周し複数のシステムクロック３１−ａ，ｂ，ｃを出力する分周回路２２と、ＰＲＯＭ２８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ２８のＸデコーダ２９に昇圧した電圧を供給する昇圧回路２３と、ＣＰＵ２７からの信号によってリセットされ外部トリガ信号３０でセットされるＲＳフリップフロップ２４と、このＲＳフリップフロップ２４の出力Ｑによって昇圧回路２３に分周回路２２の複数のシステムクロック出力３１−ａ，ｂのうちいずれかを選択して入力するセレクタ２５と、同じくＲＳフリップフロップ２４の出力ＱによってＣＰＵ２７に入力する分周回路２２のシステムクロック出力３１−ｃを制御するＡＮＤ回路２６を有する。なお、図７では、マイコン内部のＣＰＵ２７とＰＲＯＭ２８およびＸデコーダ２９だけを図示するが、その他の周辺回路は図示しない。
【０００３】
次にこの回路の動作について説明する。クロック生成回路２１で生成されたクロックは分周回路２２に入力される。分周回路２２はクロック生成回路２１から入力されたクロックを分周し、３つの異なる周期のシステムクロック３１−ａ，ｂ，ｃをマイコン内部へそれぞれ出力する。一般にマイコンにおいてクロック３１−ａは約１ｋＨｚ、クロック３１−ｂは約１ＭＨｚ、クロック３１−ｃは約４ＭＨｚとなっている。
【０００４】
一方、ＰＲＯＭ２８のアドレスを選択するＸデコーダ２９に供給する電圧が低い場合、ＰＲＯＭ２８に記録されているデータが正確にＣＰＵ２７に読み込まれないため、低電圧動作のマイコンではクロックを使用して低電圧をＰＲＯＭ２８が動作する電圧までに昇圧する昇圧回路２３を用いる。
【０００５】
この昇圧回路２３の例を示す図８を参照すると、４個のトランジスタはすべてｎチャンネルであり、信号φ、φ（反転値）は昇圧回路２３に入力されるクロックをあらわし、コンデンサＣ１，Ｃ２，Ｃ３がある。
【０００６】
信号φがＧＮＤレベルのときコンデンサＣ１には（ＶＤＤ−ＶＴＮ）の電圧で電荷Ｑ１が蓄積され、つぎに、信号φがＶＤＤレベルになるとコンデンサＣ１の両端電圧が（ＶＤＤ−ＶＴＮ）なので、点ａの電圧は２＊ＶＤＤ−ＶＴＮになる。
【０００７】
同様に、信号φ（反転値）がＧＮＤレベルのとき、コンデンサＣ２に（ＶＤＤ−ＶＴＮ）の電圧で電荷Ｑ２が蓄積され、信号φ（反転値）がＶＤＤレベルになると、点ｂの電圧は２ＶＤＤ−ＶＴＮとなる。信号φとφ（反転値）がＶＤＤレベルになる期間は、半周期ずれているのでクロックが入力され続ける間、点ｃの電圧は常に２＊（ＶＤＤ−ＶＴＮ）になる。コンデンサＣ３は点ｃの電圧を保持するためにある。
【０００８】
このように、昇圧回路２３で電源電圧ＶＤＤを昇圧するにはクロック入力が必要で、最初に電源電圧ＶＤＤを昇圧するためには信号φあるいはφ（反転値）にたとえば４クロックの入力が必要である。
【０００９】
一般にマイコンでは、その消費電力を抑えるために電源電流を減少させる動作モード（以下Ｈａｌｔモートと称す）がある。Ｈａｌｔモード時はＣＰＵ２７に入力するシステムクロックを止めることで、電源電流を低減している。
【００１０】
図７の低電圧動作ＰＲＯＭ内蔵マイコンの動作タイミングチャートを示す図９において、ＨａｌｔモードにするにはＣＰＵ２７からの信号によってＲＳフリップフロップ２４をリセットする。このＲＳフリップフロップ２４の出力Ｑがロウレベルになるため、ＣＰＵ２７に入力するクロックを制御するＡＮＤ回路２６の出力が“０”に固定され、ＣＰＵ２７へのシステムクロック３１−ｃの入力は停止する。
【００１１】
前述したように、昇圧回路２３へのシステムクロックの入力を停止させた場合、Ｈａｌｔモードから通常動作モードに移行したときに、昇圧回路２３による電源電圧の昇圧にたとえば４クロックが必要になるため、昇圧回路２３へのクロック入力はＨａｌｔモード時も停止させることができない。
【００１２】
この場合、動作電流を少しでも減少させるために、昇圧回路２３に入力するシステムクロックの周波数を低くしている。昇圧回路２３に入力するシステムクロックは、低い周波数のシステムクロック３１−ａと高い周波数のシステムクロック３１−ｂとのいずれかをＲＳフリップフロップ２４の出力Ｑによってセレクタ２５で選択している。
【００１３】
図７に示すように、通常動作時はＲＳフリップフロップ２４の出力Ｑはハイレベルでシステムクロック３１−ｂが選択され、Ｈａｌｔモード時はＲＳフリップフロップ２４の出力Ｑはロウレベルでシステムクロック３１−ａが選択される。システムクロック３１−ａの周波数をシステムクロック３１−ｂの１／１０にすることでＨａｌｔモード時の電源電流を通常動作より減らしている。
【００１４】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号３０でＲＳフリップフロップ２４をセットする。図９に示すように、ＲＳフリップフロップ２４の出力Ｑはロウレベルになり、ＡＮＤ回路２６がただちにアクティブになり、ＣＰＵ２７にシステムクロック３１−ｃが入力されるようになる。
【００１５】
同時に昇圧回路２３にはセレクタ２５によって選択されたシステムクロック３１−ｂが入力される。Ｈａｌｔモード時も昇圧回路２３にシステムクロック３１−ａが供給されていたので、昇圧時間（４クロック）を待つこともなくＣＰＵ２７はただちに動作する。
【００１６】
【発明が解決しようとする課題】
前述した低電圧動作のＰＲＯＭ内蔵マイクロコンピュータは、外部トリガ信号３０によってＨａｌｔモードから通常動作モードに移行したとき、すぐにＣＰＵが動作するようにＰＲＯＭのＸデコーダに常に昇圧された電源電圧をあたえているために、Ｈａｌｔモード中でも昇圧回路にクロックを入力し続ける必要があった。このため、電源電流を低減するためのＨａｌｔモード時でも、十分に電源電流を低減することができないという欠点があった。またＰＲＯＭ内蔵品とＲＯＭ内蔵品でＨａｌｔ電流規格が異なり、応用範囲が制限されるという欠点もあった。
【００１７】
【課題を解決するための手段】
本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータの第１の構成は、動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、このフリップフロップの出力を前記電圧発生手段の前記電圧の発生に必要な時間だけ遅らせる遅延回路と、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記遅延回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする。
【００１８】
本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータの第２の構成は、動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、前記電圧発生手段の出力電圧のレベルを検出する検出回路と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記検出回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする。
【００１９】
【実施例】
本発明の第１の実施例の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータを示す図１において、この実施例は、クロック生成回路１と、このクロック生成回路１の出力を分周し所定のシステムクロック１２−ａ，ｂを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってセット又はリセットされ外部トリガ信号１０でセットまたはリセットされるＲＳフリップフロップ４と、このＲＳフリップフロップ４の出力によって昇圧回路３に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路５と、ＲＳフリップフロップ４の出力を遅延させる遅延回路１１と、ＲＳフリップフロップ４の出力と遅延回路１１の出力との論理積によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ｂを制御するＡＮＤ回路６を備える。ここで、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。
【００２０】
次に本発明の動作を説明する。クロック生成回路１で生成されたクロックは、分周回路２に入力される。分周回路２は入力クロック１２−ａ，ｂをマイコン内部に出力する。
【００２１】
本実施例では、ＣＰＵ７と昇圧回路３にシステムクロック１２−ａ，ｂをそれぞれ出力しているが、システムクロックを１種類にして、ＣＰＵ７と昇圧回路３に供給するようにしてもよい。Ｈａｌｔモードにするには、ＣＰＵ７からの信号によってＲＳフリップフロップ４をリセットする。
【００２２】
本実施例のタイミングチャートを示す図２を参照すると、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７に入力するシステムクロック１２−ｂを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｂへの入力は直ちに停止する。昇圧回路３に入力するシステムクロック１２−ａもＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＡＮＤ回路５の出力が０に固定され、昇圧回路３へのシステムクロック１２−ａの入力は停止する。
【００２３】
このように本実施例ではＨａｌｔモード時に昇圧回路３への入力クロックをも停止させることで、Ｈａｌｔモード時の電源電流を低減している。
【００２４】
次に、Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａが入力されるようになる。遅延回路１１は、ＲＳフリップフロップ４の出力を遅らせて、ＣＰＵ７にシステムクロック１２−ｂを入力するかどうか制御するＡＮＤ回路６に入力する。
【００２５】
図２に示すように、ＡＮＤ回路６は遅延回路１１によってＡＮＤ回路５より４クロック遅れてアクティブになる。ＡＮＤ回路６がＡＮＤ回路５よりアクティブになる時間が４クロック遅いため、その間に昇圧回路３は電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に供給することができる。このため、ＣＰＵ７が動作するときには低電源電圧でもＰＲＯＭ８に記憶されているデータは正しく読み込める状態となる。
【００２６】
本発明の第２の実施例を示す図３において、この実施例は、モードレジスタ１４，セレクタ１３，１５以外は図１と共通であるため、同図と共通の参照数字を付すに留め、詳細を省略する。
【００２７】
図にも示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周して所定のシステムクロック１２−ａ，ｂ，ｃを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってリセットされ外部トリガ信号１０でセットまたはリセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって分周回路２のシステムクロック出力１２−ａ，ｂのうちいずれかを選択するセレクタ１３と、ＲＳフリップフロップ４の出力を遅延させる遅延回路１１と、Ｈａｌｔモード時の昇圧回路３へのクロック入力を制御するモードレジスタ１４の内容によってＲＳフリップフロップ４の出力とＲＳフリップフロップ４出力を遅らせた遅延回路１１出力とのうちいずれかを選択するセレクタ１５と、モードレジスタ１４の内容かＲＳフリップフロップ４の出力がハイレベルのときに昇圧回路３へのクロック入力を制御するＡＮＤ回路５をアクティブにするＯＲ回路１６と、ＲＳフリップフロップ４の出力およびセレクタ１５の出力によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ｃを制御するＡＮＤ回路６とを備える。
【００２８】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は、図示するが、その他の周辺回路は図示しない。システムクロック１２−ａ，ｂ，ｃは従来例の３１−ａ，ｂ，ｃと同じである。
【００２９】
次にこの実施例の動作を説明すると、モードレジスタ１４に設定する値で第１の実施例のように、Ｈａｌｔモード時に昇圧回路３へのクロック入力を停止させ、電源電流を低減させるか、従来どうりＨａｌｔモード時には昇圧回路３に長い周期のシステムクロックを入力し、Ｈａｌｔモードから通常動作モードに移行したときにすぐにＣＰＵ７を動作させる構成かのいずれかを選択できるようにしている。
【００３０】
最初にＨａｌｔモード時に昇圧回路３へのシステムクロック入力を停止する場合について説明する。モードレジスタ１４は、１ビットのレジスタで、この場合“０”を設定する。セレクタ１５は、モードレジスタ１４の内容によってＲＳフリップフロップ４の出力かＲＳフリップフロップ４出力を遅延させた遅延回路１１の出力を選択するが、この場合遅延回路１１の出力を選択する。
【００３１】
ＨａｌｔモードにするときＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされる。ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００３２】
昇圧回路３に入力するクロックは、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＯＲ回路１６の出力が０となり、ＡＮＤ回路５の出力が０に固定されるため、停止される。
【００３３】
このように、Ｈａｌｔ動作モード時に昇圧回路３への入力クロックを停止させるため、従来の低電圧動作ＰＲＯＭ内蔵マイコンに対し、昇圧回路３に入力されるシステムクロックの停止分だけより減少する。
【００３４】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａ，ｂのいずれかがセレスタ１３によって選択され入力されるようになる。
【００３５】
ＲＳフリップフロップ４の出力がハイレベルのとき、セレクタ１３はシステムクロック１２−ｂを選択する。セレクタ１５はモードレジスタ１４の値が“０”なので遅延回路１１の出力を選択しているため、ＣＰＵ７にクロックを入力するかどうか制御するＡＮＤ回路６はＡＮＤ回路５より遅れて（４クロック）アクティブになる。ＡＮＤ回路６がＡＮＤ回路５よりアクティブになる時間が遅いため、その間に昇圧回路３は低電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に入力する。このためＣＰＵ７が動作するときにはＰＲＯＭ８に記録されているデータは正しく読み込める状態となる。これは第１の実施例と同じ動作になる。
【００３６】
次に、Ｈａｌｔモード時も昇圧回路３へのクロック入力を続ける場合（但し入力クロックの周波数を低くする）について説明すると、モードレジスタ１４には“１”を設定する。セレクタ１５はモードレジスタ１４の内容“１”によってＲＳフリップフロップ４の出力を選択する。ＨａｌｔモードへはＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされ、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００３７】
昇圧回路３に入力するクロックはＲＳフリップフロップ４の出力Ｑがロウレベルになるためセレクタ１３は周期が長いシステムクロック１２−ａを選択する。Ｈａｌｔモード時は周期の長いシステムクロック１２−ａが昇圧回路３に入力される。ＯＲ回路１６の出力はモードレジスタ１４の値が“１”のためＡＮＤ回路５はＨａｌｔ動作モード時もアクティブである。この場合動作電流は、ＣＰＵ７へのクロック停止分と昇圧回路３に入力されるシステムクロックの周期が長くなった分だけ減少する。
【００３８】
Ｈａｌｔモードを解除して通常動作モードにするには外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになるため、セレクタ１３はシステムクロック１２−ｂを選択し、昇圧回路３には高い周波数のシステムクロック１２−ｂが入力される。セレクタ１５はモードレジスタ１４の値が“１”なのでＲＳフリップフロップ４の出力を選択しているため、ＣＰＵ７に入力するシステムクロックを制御するＡＮＤ回路６はＡＮＤ回路５と同時にアクティブになる。ＡＮＤ回路６がアクティブになる時間が早いため、モードレジスタ１４に“１”を設定した場合はＨａｌｔモード時の電源電流の昇圧回路３が動作している分多いが昇圧回路３の立ち上がり時間を待たずに通常モードに復帰できる。
【００３９】
この様に本実施例では、Ｈａｌｔモード時に電源電流を減少させるか、Ｈａｌｔモードから通常動作モードに復帰したときすぐに動作させるかを、モードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００４０】
本発明の第３の実施例のブロックを示す図４において、図１と共通な部分には共通の参照数字がつけてある。
【００４１】
図４に示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周し所定のシステムクロック１２−ａを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってセット又はリセットされ外部トリガ信号１０でリセット又はセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって昇圧回路３に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路５と、昇圧回路３の電圧レベルを検出する検出回路１７と、ＲＳフリップフロップ４の出力と検出回路１７の出力の論理和によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路６とを備える。
【００４２】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。
【００４３】
次に本実施例の動作を説明する。クロック生成回路１で生成されたクロックは分周回路２に入力される。分周回路２は入力クロックを分周し、システムクロック１２−ａをマイコン内部に出力する。本実施例では、ＣＰＵ７と昇圧回路３とにシステムクロック１２−ａをそれぞれ出力しているが、システムクロックを数種類にしてＣＰＵ７と昇圧回路に供給するようにしてもよい。
【００４４】
Ｈａｌｔモードにするには、ＣＰＵ７からの信号によってＲＳフリップフロップ４をリセットする。
【００４５】
本実施例のタイミングチャートを示す図５を参照すると、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７に入力するシステムクロック１２−ａを制御するＡＮＤ回路６の出力が“０”に固定され、ＣＰＵ７へのシステムクロック１２−ａへの入力は直ちに停止する。昇圧回路３に入力するシステムクロック１２−ａもＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＡＮＤ回路５の出力が０に固定され、昇圧回路３へのシステムクロック１２−ａの入力は停止する。
【００４６】
このように本実施例では、Ｈａｌｔモード時に昇圧回路３への入力クロックをも停止させることで、Ｈａｌｔモード時の電源電流を低減している。
【００４７】
次に、Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり、昇圧回路３にシステムクロック１２−ａが入力されるようになる。検出回路１７は昇圧回路３の出力の電圧レベルを検出して信号を、ＣＰＵ７にシステムクロック１２−ａを入力するかどうか制御するＡＮＤ回路６に入力する。ＡＮＤ回路６は検出回路１７によって昇圧回路３が電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に供給することができるようになった後、アクティブになる。このため、ＣＰＵ７が動作するときには低電源電圧でＰＲＯＭ８に記録されているデータは正しく読み込める状態となる。
【００４８】
本発明の第４の実施例のブロックを示す図６において、図４と共通な手段には共通の参照数字がつけてある。
【００４９】
図６に示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周し所定のシステムクロック１２−ａ，ｂ，ｃを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってリセットされ外部トリガ信号１０でセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって分周回路２のシステムクロック出力１２−ａ，ｂ，ｃのうちいずれかを選択するセレクタ１３と、昇圧回路３の電圧レベルを検出する検出回路１７と、Ｈａｌｔモード時の昇圧回路３へのクロック入力を制御するモードレジスタ１４の内容かＲＳフリップフロップ４の出力がハイレベルのときに昇圧回路３へのクロック入力を制御するＡＮＤ回路５をアクティブにするＯＲ回路１６と、モードレジスタ１４の内容か検出回路１７の出力がハイレベルでＲＳフリップフロップ４の出力がハイレベルのときにＣＰＵ７へのクロック入力を制御するＡＮＤ回路６をアクティブにするＯＲ回路１８とを備える。
【００５０】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。システムクロック１２−ａ，ｂ，ｃは従来例の３１−ａ，ｂ，ｃと同じである。
【００５１】
次にこの実施例の動作を説明すると、モードレジスタ１４に設定する値で第１の実施例のように、Ｈａｌｔモード時に昇圧回路３へのクロック入力を停止させ、電源電流を低減させるか、従来どうりＨａｌｔモード時には昇圧回路３に長い周期のシステムクロックを入力し、Ｈａｌｔモードから通常動作モードに移行したときにすぐにＣＰＵ７を動作させる構成かのいずれかを選択できるようにしている。
【００５２】
最初にＨａｌｔモード時に昇圧回路３へのシステムクロック入力を停止する場合について説明する。
【００５３】
ＨａｌｔモードにするときＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされる。ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００５４】
昇圧回路３に入力するクロックは、ＲＳフリップフロップ４の出力Ｑがロウレベルであり、モードレジスタ１４の出力もロウレベルであるため、ＯＲ回路１６の出力が０となり、ＡＮＤ回路５の出力が０に固定されるため、停止される。
【００５５】
このように、Ｈａｌｔ動作モード時に昇圧回路３への入力クロックを停止させるため、従来の低電圧動作ＰＲＯＭ内蔵マイコンに対し、昇圧回路３に入力されるシステムクロックの停止分だけより減少する。
【００５６】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＯＲ回路１６の出力がハイレベルとなるため、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａ，ｂのいずれかがセレクタ１３によって選択され入力されるようになる。
【００５７】
ＲＳフリップフロップ４の出力がハイレベルのとき、セレクタ１３は周波数の速いシステムクロック１２−ｂを選択する。昇圧回路３にシステムクロックが入力され昇圧回路３の出力電圧が上昇すると、検出回路１７の出力は、この電圧を検出してアクティブ（ハイレベル）になる。従ってＣＰＵ７にシステムクロック１２−ｃが供給されＣＰＵ７が動作するときにはＰＲＯＭ８に記憶されているデータは正しく読み込める状態となる。これは第１の実施例と同じ動作である。
【００５８】
次に、Ｈａｌｔモード時も昇圧回路３へのクロック入力を続ける場合（但し入力クロックの周波数を低くする）について説明すると、モードレジスタ１４には“１”を設定する。これによってＯＲ回路１６及び１８の出力は０になる。ＨａｌｔモードへはＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされ、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００５９】
昇圧回路３に入力するクロックはＲＳフリップフロップ４の出力Ｑがロウレベルになるためセレクタ１３は周期が長いシステムクロック１２−ａを選択する。Ｈａｌｔモード時は周期の長いシステムクロック１２−ａが昇圧回路３に入力される。これによって昇圧回路３の出力は所定の電圧を発生したままとなり検出回路１７の出力もアクティブ（ハイレベル）を保持している。この場合動作電流は、ＣＰＵ７へのクロック停止分と昇圧回路３に入力されるシステムクロックの周期が長くなった分だけ減少する。
【００６０】
Ｈａｌｔモードを解除して通常動作モードにするには外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになるため、セレクタ１３はシステムクロック１２−ｂを選択し、昇圧回路３には高い周波数のシステムクロック１２−ｂが入力される。ＯＲ回路１６及び１８はモードレジスタ１４の値が“１”なので常に“１”を出力しており、ＲＳフリップフロップ４の出力がハイレベルになることにより、ＣＰＵ７に入力するシステムクロックを制御するＡＮＤ回路６はＡＮＤ回路５と同時にアクティブになる。ＡＮＤ回路６がアクティブになる時間が早いため、モードレジスタ１４に“１”を設定した場合はＨａｌｔモード時の電源電流の昇圧回路３が動作している分多いが、昇圧回路３の立ち上がり時間を待たずに通常モードに復帰できる。
【００６１】
この様に本実施例では、Ｈａｌｔモード時に電源電流を減少させるか、Ｈａｌｔモードから通常動作モードに復帰したときすぐに動作させるかを、モードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００８７】
この様に本実施例ではＨａｌｔモード時に電源電流を減少させるか、またはＨａｌｔモードから通常動作モードに復帰したときすぐに動作させるかをモードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００８８】
【発明の効果】
以上説明したように、本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータは、Ｈａｌｔモード時に昇圧回路に対するクロック入力を停止させることができるので、Ｈａｌｔモード時の動作電流を低減でき、またＲＯＭ内蔵製品と同じ値でのＨａｌｔ電流規格を設定できるので、ＰＲＯＭ内蔵製品，ＲＯＭ内蔵製品の区別なく使用することができるようになり、その応用範囲が広がる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータのブロック図である。
【図２】第１の実施例の動作タイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】本発明の第３の実施例のブロック図である。
【図５】第３の実施例の動作タイミング図である。
【図６】第４の実施例のブロック図である。
【図７】従来の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータのブロック図である。
【図８】図７の昇圧回路の回路図である。
【図９】従来例の動作タイミング図である。
【符号の説明】
１，２１ クロック生成回路
２，２２ 分周回路
３，２３ 昇圧回路
４，２４ ＲＳフリップフロップ
５，６，２６ ＡＮＤ回路
７，２７ ＣＰＵ
８，２８ ＰＲＯＭ
９，２９ Ｘデコーダ
１０，３０ 外部トリガ信号
１１ 遅延回路
１２−ａ，ｂ，ｃ，３１−ａ，ｂ，ｃ クロック出力
１３，１５，２５ セレクタ
１４ モードレジスタ
１６，１８ ＯＲ回路
１７ 検出回路
【産業上の利用分野】
本発明は、低電圧動作のＰＲＯＭ（プログラマブル・リード・オンリ・メモリ）内蔵マイクロコンピュータに関し、特に動作電源電流の低減回路に関する。
【０００２】
【従来の技術】
従来の低電源電圧で動作するＰＲＯＭ内蔵のマイクロコンピュータ（以後マイコンと称す）は、図７に示すように、クロック生成回路２１と、このクロック生成回路２１の出力を分周し複数のシステムクロック３１−ａ，ｂ，ｃを出力する分周回路２２と、ＰＲＯＭ２８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ２８のＸデコーダ２９に昇圧した電圧を供給する昇圧回路２３と、ＣＰＵ２７からの信号によってリセットされ外部トリガ信号３０でセットされるＲＳフリップフロップ２４と、このＲＳフリップフロップ２４の出力Ｑによって昇圧回路２３に分周回路２２の複数のシステムクロック出力３１−ａ，ｂのうちいずれかを選択して入力するセレクタ２５と、同じくＲＳフリップフロップ２４の出力ＱによってＣＰＵ２７に入力する分周回路２２のシステムクロック出力３１−ｃを制御するＡＮＤ回路２６を有する。なお、図７では、マイコン内部のＣＰＵ２７とＰＲＯＭ２８およびＸデコーダ２９だけを図示するが、その他の周辺回路は図示しない。
【０００３】
次にこの回路の動作について説明する。クロック生成回路２１で生成されたクロックは分周回路２２に入力される。分周回路２２はクロック生成回路２１から入力されたクロックを分周し、３つの異なる周期のシステムクロック３１−ａ，ｂ，ｃをマイコン内部へそれぞれ出力する。一般にマイコンにおいてクロック３１−ａは約１ｋＨｚ、クロック３１−ｂは約１ＭＨｚ、クロック３１−ｃは約４ＭＨｚとなっている。
【０００４】
一方、ＰＲＯＭ２８のアドレスを選択するＸデコーダ２９に供給する電圧が低い場合、ＰＲＯＭ２８に記録されているデータが正確にＣＰＵ２７に読み込まれないため、低電圧動作のマイコンではクロックを使用して低電圧をＰＲＯＭ２８が動作する電圧までに昇圧する昇圧回路２３を用いる。
【０００５】
この昇圧回路２３の例を示す図８を参照すると、４個のトランジスタはすべてｎチャンネルであり、信号φ、φ（反転値）は昇圧回路２３に入力されるクロックをあらわし、コンデンサＣ１，Ｃ２，Ｃ３がある。
【０００６】
信号φがＧＮＤレベルのときコンデンサＣ１には（ＶＤＤ−ＶＴＮ）の電圧で電荷Ｑ１が蓄積され、つぎに、信号φがＶＤＤレベルになるとコンデンサＣ１の両端電圧が（ＶＤＤ−ＶＴＮ）なので、点ａの電圧は２＊ＶＤＤ−ＶＴＮになる。
【０００７】
同様に、信号φ（反転値）がＧＮＤレベルのとき、コンデンサＣ２に（ＶＤＤ−ＶＴＮ）の電圧で電荷Ｑ２が蓄積され、信号φ（反転値）がＶＤＤレベルになると、点ｂの電圧は２ＶＤＤ−ＶＴＮとなる。信号φとφ（反転値）がＶＤＤレベルになる期間は、半周期ずれているのでクロックが入力され続ける間、点ｃの電圧は常に２＊（ＶＤＤ−ＶＴＮ）になる。コンデンサＣ３は点ｃの電圧を保持するためにある。
【０００８】
このように、昇圧回路２３で電源電圧ＶＤＤを昇圧するにはクロック入力が必要で、最初に電源電圧ＶＤＤを昇圧するためには信号φあるいはφ（反転値）にたとえば４クロックの入力が必要である。
【０００９】
一般にマイコンでは、その消費電力を抑えるために電源電流を減少させる動作モード（以下Ｈａｌｔモートと称す）がある。Ｈａｌｔモード時はＣＰＵ２７に入力するシステムクロックを止めることで、電源電流を低減している。
【００１０】
図７の低電圧動作ＰＲＯＭ内蔵マイコンの動作タイミングチャートを示す図９において、ＨａｌｔモードにするにはＣＰＵ２７からの信号によってＲＳフリップフロップ２４をリセットする。このＲＳフリップフロップ２４の出力Ｑがロウレベルになるため、ＣＰＵ２７に入力するクロックを制御するＡＮＤ回路２６の出力が“０”に固定され、ＣＰＵ２７へのシステムクロック３１−ｃの入力は停止する。
【００１１】
前述したように、昇圧回路２３へのシステムクロックの入力を停止させた場合、Ｈａｌｔモードから通常動作モードに移行したときに、昇圧回路２３による電源電圧の昇圧にたとえば４クロックが必要になるため、昇圧回路２３へのクロック入力はＨａｌｔモード時も停止させることができない。
【００１２】
この場合、動作電流を少しでも減少させるために、昇圧回路２３に入力するシステムクロックの周波数を低くしている。昇圧回路２３に入力するシステムクロックは、低い周波数のシステムクロック３１−ａと高い周波数のシステムクロック３１−ｂとのいずれかをＲＳフリップフロップ２４の出力Ｑによってセレクタ２５で選択している。
【００１３】
図７に示すように、通常動作時はＲＳフリップフロップ２４の出力Ｑはハイレベルでシステムクロック３１−ｂが選択され、Ｈａｌｔモード時はＲＳフリップフロップ２４の出力Ｑはロウレベルでシステムクロック３１−ａが選択される。システムクロック３１−ａの周波数をシステムクロック３１−ｂの１／１０にすることでＨａｌｔモード時の電源電流を通常動作より減らしている。
【００１４】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号３０でＲＳフリップフロップ２４をセットする。図９に示すように、ＲＳフリップフロップ２４の出力Ｑはロウレベルになり、ＡＮＤ回路２６がただちにアクティブになり、ＣＰＵ２７にシステムクロック３１−ｃが入力されるようになる。
【００１５】
同時に昇圧回路２３にはセレクタ２５によって選択されたシステムクロック３１−ｂが入力される。Ｈａｌｔモード時も昇圧回路２３にシステムクロック３１−ａが供給されていたので、昇圧時間（４クロック）を待つこともなくＣＰＵ２７はただちに動作する。
【００１６】
【発明が解決しようとする課題】
前述した低電圧動作のＰＲＯＭ内蔵マイクロコンピュータは、外部トリガ信号３０によってＨａｌｔモードから通常動作モードに移行したとき、すぐにＣＰＵが動作するようにＰＲＯＭのＸデコーダに常に昇圧された電源電圧をあたえているために、Ｈａｌｔモード中でも昇圧回路にクロックを入力し続ける必要があった。このため、電源電流を低減するためのＨａｌｔモード時でも、十分に電源電流を低減することができないという欠点があった。またＰＲＯＭ内蔵品とＲＯＭ内蔵品でＨａｌｔ電流規格が異なり、応用範囲が制限されるという欠点もあった。
【００１７】
【課題を解決するための手段】
本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータの第１の構成は、動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、このフリップフロップの出力を前記電圧発生手段の前記電圧の発生に必要な時間だけ遅らせる遅延回路と、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記遅延回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする。
【００１８】
本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータの第２の構成は、動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、前記電圧発生手段の出力電圧のレベルを検出する検出回路と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記検出回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする。
【００１９】
【実施例】
本発明の第１の実施例の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータを示す図１において、この実施例は、クロック生成回路１と、このクロック生成回路１の出力を分周し所定のシステムクロック１２−ａ，ｂを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってセット又はリセットされ外部トリガ信号１０でセットまたはリセットされるＲＳフリップフロップ４と、このＲＳフリップフロップ４の出力によって昇圧回路３に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路５と、ＲＳフリップフロップ４の出力を遅延させる遅延回路１１と、ＲＳフリップフロップ４の出力と遅延回路１１の出力との論理積によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ｂを制御するＡＮＤ回路６を備える。ここで、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。
【００２０】
次に本発明の動作を説明する。クロック生成回路１で生成されたクロックは、分周回路２に入力される。分周回路２は入力クロック１２−ａ，ｂをマイコン内部に出力する。
【００２１】
本実施例では、ＣＰＵ７と昇圧回路３にシステムクロック１２−ａ，ｂをそれぞれ出力しているが、システムクロックを１種類にして、ＣＰＵ７と昇圧回路３に供給するようにしてもよい。Ｈａｌｔモードにするには、ＣＰＵ７からの信号によってＲＳフリップフロップ４をリセットする。
【００２２】
本実施例のタイミングチャートを示す図２を参照すると、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７に入力するシステムクロック１２−ｂを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｂへの入力は直ちに停止する。昇圧回路３に入力するシステムクロック１２−ａもＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＡＮＤ回路５の出力が０に固定され、昇圧回路３へのシステムクロック１２−ａの入力は停止する。
【００２３】
このように本実施例ではＨａｌｔモード時に昇圧回路３への入力クロックをも停止させることで、Ｈａｌｔモード時の電源電流を低減している。
【００２４】
次に、Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａが入力されるようになる。遅延回路１１は、ＲＳフリップフロップ４の出力を遅らせて、ＣＰＵ７にシステムクロック１２−ｂを入力するかどうか制御するＡＮＤ回路６に入力する。
【００２５】
図２に示すように、ＡＮＤ回路６は遅延回路１１によってＡＮＤ回路５より４クロック遅れてアクティブになる。ＡＮＤ回路６がＡＮＤ回路５よりアクティブになる時間が４クロック遅いため、その間に昇圧回路３は電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に供給することができる。このため、ＣＰＵ７が動作するときには低電源電圧でもＰＲＯＭ８に記憶されているデータは正しく読み込める状態となる。
【００２６】
本発明の第２の実施例を示す図３において、この実施例は、モードレジスタ１４，セレクタ１３，１５以外は図１と共通であるため、同図と共通の参照数字を付すに留め、詳細を省略する。
【００２７】
図にも示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周して所定のシステムクロック１２−ａ，ｂ，ｃを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってリセットされ外部トリガ信号１０でセットまたはリセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって分周回路２のシステムクロック出力１２−ａ，ｂのうちいずれかを選択するセレクタ１３と、ＲＳフリップフロップ４の出力を遅延させる遅延回路１１と、Ｈａｌｔモード時の昇圧回路３へのクロック入力を制御するモードレジスタ１４の内容によってＲＳフリップフロップ４の出力とＲＳフリップフロップ４出力を遅らせた遅延回路１１出力とのうちいずれかを選択するセレクタ１５と、モードレジスタ１４の内容かＲＳフリップフロップ４の出力がハイレベルのときに昇圧回路３へのクロック入力を制御するＡＮＤ回路５をアクティブにするＯＲ回路１６と、ＲＳフリップフロップ４の出力およびセレクタ１５の出力によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ｃを制御するＡＮＤ回路６とを備える。
【００２８】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は、図示するが、その他の周辺回路は図示しない。システムクロック１２−ａ，ｂ，ｃは従来例の３１−ａ，ｂ，ｃと同じである。
【００２９】
次にこの実施例の動作を説明すると、モードレジスタ１４に設定する値で第１の実施例のように、Ｈａｌｔモード時に昇圧回路３へのクロック入力を停止させ、電源電流を低減させるか、従来どうりＨａｌｔモード時には昇圧回路３に長い周期のシステムクロックを入力し、Ｈａｌｔモードから通常動作モードに移行したときにすぐにＣＰＵ７を動作させる構成かのいずれかを選択できるようにしている。
【００３０】
最初にＨａｌｔモード時に昇圧回路３へのシステムクロック入力を停止する場合について説明する。モードレジスタ１４は、１ビットのレジスタで、この場合“０”を設定する。セレクタ１５は、モードレジスタ１４の内容によってＲＳフリップフロップ４の出力かＲＳフリップフロップ４出力を遅延させた遅延回路１１の出力を選択するが、この場合遅延回路１１の出力を選択する。
【００３１】
ＨａｌｔモードにするときＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされる。ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００３２】
昇圧回路３に入力するクロックは、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＯＲ回路１６の出力が０となり、ＡＮＤ回路５の出力が０に固定されるため、停止される。
【００３３】
このように、Ｈａｌｔ動作モード時に昇圧回路３への入力クロックを停止させるため、従来の低電圧動作ＰＲＯＭ内蔵マイコンに対し、昇圧回路３に入力されるシステムクロックの停止分だけより減少する。
【００３４】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａ，ｂのいずれかがセレスタ１３によって選択され入力されるようになる。
【００３５】
ＲＳフリップフロップ４の出力がハイレベルのとき、セレクタ１３はシステムクロック１２−ｂを選択する。セレクタ１５はモードレジスタ１４の値が“０”なので遅延回路１１の出力を選択しているため、ＣＰＵ７にクロックを入力するかどうか制御するＡＮＤ回路６はＡＮＤ回路５より遅れて（４クロック）アクティブになる。ＡＮＤ回路６がＡＮＤ回路５よりアクティブになる時間が遅いため、その間に昇圧回路３は低電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に入力する。このためＣＰＵ７が動作するときにはＰＲＯＭ８に記録されているデータは正しく読み込める状態となる。これは第１の実施例と同じ動作になる。
【００３６】
次に、Ｈａｌｔモード時も昇圧回路３へのクロック入力を続ける場合（但し入力クロックの周波数を低くする）について説明すると、モードレジスタ１４には“１”を設定する。セレクタ１５はモードレジスタ１４の内容“１”によってＲＳフリップフロップ４の出力を選択する。ＨａｌｔモードへはＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされ、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００３７】
昇圧回路３に入力するクロックはＲＳフリップフロップ４の出力Ｑがロウレベルになるためセレクタ１３は周期が長いシステムクロック１２−ａを選択する。Ｈａｌｔモード時は周期の長いシステムクロック１２−ａが昇圧回路３に入力される。ＯＲ回路１６の出力はモードレジスタ１４の値が“１”のためＡＮＤ回路５はＨａｌｔ動作モード時もアクティブである。この場合動作電流は、ＣＰＵ７へのクロック停止分と昇圧回路３に入力されるシステムクロックの周期が長くなった分だけ減少する。
【００３８】
Ｈａｌｔモードを解除して通常動作モードにするには外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになるため、セレクタ１３はシステムクロック１２−ｂを選択し、昇圧回路３には高い周波数のシステムクロック１２−ｂが入力される。セレクタ１５はモードレジスタ１４の値が“１”なのでＲＳフリップフロップ４の出力を選択しているため、ＣＰＵ７に入力するシステムクロックを制御するＡＮＤ回路６はＡＮＤ回路５と同時にアクティブになる。ＡＮＤ回路６がアクティブになる時間が早いため、モードレジスタ１４に“１”を設定した場合はＨａｌｔモード時の電源電流の昇圧回路３が動作している分多いが昇圧回路３の立ち上がり時間を待たずに通常モードに復帰できる。
【００３９】
この様に本実施例では、Ｈａｌｔモード時に電源電流を減少させるか、Ｈａｌｔモードから通常動作モードに復帰したときすぐに動作させるかを、モードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００４０】
本発明の第３の実施例のブロックを示す図４において、図１と共通な部分には共通の参照数字がつけてある。
【００４１】
図４に示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周し所定のシステムクロック１２−ａを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってセット又はリセットされ外部トリガ信号１０でリセット又はセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって昇圧回路３に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路５と、昇圧回路３の電圧レベルを検出する検出回路１７と、ＲＳフリップフロップ４の出力と検出回路１７の出力の論理和によってＣＰＵ７に入力する分周回路２のシステムクロック出力１２−ａを制御するＡＮＤ回路６とを備える。
【００４２】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。
【００４３】
次に本実施例の動作を説明する。クロック生成回路１で生成されたクロックは分周回路２に入力される。分周回路２は入力クロックを分周し、システムクロック１２−ａをマイコン内部に出力する。本実施例では、ＣＰＵ７と昇圧回路３とにシステムクロック１２−ａをそれぞれ出力しているが、システムクロックを数種類にしてＣＰＵ７と昇圧回路に供給するようにしてもよい。
【００４４】
Ｈａｌｔモードにするには、ＣＰＵ７からの信号によってＲＳフリップフロップ４をリセットする。
【００４５】
本実施例のタイミングチャートを示す図５を参照すると、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７に入力するシステムクロック１２−ａを制御するＡＮＤ回路６の出力が“０”に固定され、ＣＰＵ７へのシステムクロック１２−ａへの入力は直ちに停止する。昇圧回路３に入力するシステムクロック１２−ａもＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＡＮＤ回路５の出力が０に固定され、昇圧回路３へのシステムクロック１２−ａの入力は停止する。
【００４６】
このように本実施例では、Ｈａｌｔモード時に昇圧回路３への入力クロックをも停止させることで、Ｈａｌｔモード時の電源電流を低減している。
【００４７】
次に、Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＡＮＤ回路５がアクティブになり、昇圧回路３にシステムクロック１２−ａが入力されるようになる。検出回路１７は昇圧回路３の出力の電圧レベルを検出して信号を、ＣＰＵ７にシステムクロック１２−ａを入力するかどうか制御するＡＮＤ回路６に入力する。ＡＮＤ回路６は検出回路１７によって昇圧回路３が電源電圧を昇圧し、ＰＲＯＭ８のアドレス選択用のＸデコーダ９に供給することができるようになった後、アクティブになる。このため、ＣＰＵ７が動作するときには低電源電圧でＰＲＯＭ８に記録されているデータは正しく読み込める状態となる。
【００４８】
本発明の第４の実施例のブロックを示す図６において、図４と共通な手段には共通の参照数字がつけてある。
【００４９】
図６に示すように、この実施例は、クロック生成回路１と、クロック生成回路１の出力を分周し所定のシステムクロック１２−ａ，ｂ，ｃを出力する分周回路２と、ＰＲＯＭ８を動作させるために電源電圧をクロックによって昇圧しＰＲＯＭ８のＸデコーダ９に入力する昇圧回路３と、ＣＰＵ７からの信号によってリセットされ外部トリガ信号１０でセットされるＲＳフリップフロップ４と、ＲＳフリップフロップ４の出力によって分周回路２のシステムクロック出力１２−ａ，ｂ，ｃのうちいずれかを選択するセレクタ１３と、昇圧回路３の電圧レベルを検出する検出回路１７と、Ｈａｌｔモード時の昇圧回路３へのクロック入力を制御するモードレジスタ１４の内容かＲＳフリップフロップ４の出力がハイレベルのときに昇圧回路３へのクロック入力を制御するＡＮＤ回路５をアクティブにするＯＲ回路１６と、モードレジスタ１４の内容か検出回路１７の出力がハイレベルでＲＳフリップフロップ４の出力がハイレベルのときにＣＰＵ７へのクロック入力を制御するＡＮＤ回路６をアクティブにするＯＲ回路１８とを備える。
【００５０】
なお、マイコン内部のＣＰＵ７とＰＲＯＭ８およびＸデコーダ９は図示するが、その他の周辺回路は図示しない。システムクロック１２−ａ，ｂ，ｃは従来例の３１−ａ，ｂ，ｃと同じである。
【００５１】
次にこの実施例の動作を説明すると、モードレジスタ１４に設定する値で第１の実施例のように、Ｈａｌｔモード時に昇圧回路３へのクロック入力を停止させ、電源電流を低減させるか、従来どうりＨａｌｔモード時には昇圧回路３に長い周期のシステムクロックを入力し、Ｈａｌｔモードから通常動作モードに移行したときにすぐにＣＰＵ７を動作させる構成かのいずれかを選択できるようにしている。
【００５２】
最初にＨａｌｔモード時に昇圧回路３へのシステムクロック入力を停止する場合について説明する。
【００５３】
ＨａｌｔモードにするときＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされる。ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００５４】
昇圧回路３に入力するクロックは、ＲＳフリップフロップ４の出力Ｑがロウレベルであり、モードレジスタ１４の出力もロウレベルであるため、ＯＲ回路１６の出力が０となり、ＡＮＤ回路５の出力が０に固定されるため、停止される。
【００５５】
このように、Ｈａｌｔ動作モード時に昇圧回路３への入力クロックを停止させるため、従来の低電圧動作ＰＲＯＭ内蔵マイコンに対し、昇圧回路３に入力されるシステムクロックの停止分だけより減少する。
【００５６】
Ｈａｌｔモードを解除して通常動作モードにするには、外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになり、ＯＲ回路１６の出力がハイレベルとなるため、ＡＮＤ回路５がアクティブになり昇圧回路３にシステムクロック１２−ａ，ｂのいずれかがセレクタ１３によって選択され入力されるようになる。
【００５７】
ＲＳフリップフロップ４の出力がハイレベルのとき、セレクタ１３は周波数の速いシステムクロック１２−ｂを選択する。昇圧回路３にシステムクロックが入力され昇圧回路３の出力電圧が上昇すると、検出回路１７の出力は、この電圧を検出してアクティブ（ハイレベル）になる。従ってＣＰＵ７にシステムクロック１２−ｃが供給されＣＰＵ７が動作するときにはＰＲＯＭ８に記憶されているデータは正しく読み込める状態となる。これは第１の実施例と同じ動作である。
【００５８】
次に、Ｈａｌｔモード時も昇圧回路３へのクロック入力を続ける場合（但し入力クロックの周波数を低くする）について説明すると、モードレジスタ１４には“１”を設定する。これによってＯＲ回路１６及び１８の出力は０になる。ＨａｌｔモードへはＣＰＵ７からの信号によってＲＳフリップフロップ４がリセットされ、ＲＳフリップフロップ４の出力Ｑがロウレベルになるため、ＣＰＵ７にシステムクロック１２−ｃを入力するかどうかを制御するＡＮＤ回路６の出力が０に固定され、ＣＰＵ７へのシステムクロック１２−ｃの入力は停止する。
【００５９】
昇圧回路３に入力するクロックはＲＳフリップフロップ４の出力Ｑがロウレベルになるためセレクタ１３は周期が長いシステムクロック１２−ａを選択する。Ｈａｌｔモード時は周期の長いシステムクロック１２−ａが昇圧回路３に入力される。これによって昇圧回路３の出力は所定の電圧を発生したままとなり検出回路１７の出力もアクティブ（ハイレベル）を保持している。この場合動作電流は、ＣＰＵ７へのクロック停止分と昇圧回路３に入力されるシステムクロックの周期が長くなった分だけ減少する。
【００６０】
Ｈａｌｔモードを解除して通常動作モードにするには外部トリガ信号１０でＲＳフリップフロップ４をセットする。ＲＳフリップフロップ４の出力Ｑはハイレベルになるため、セレクタ１３はシステムクロック１２−ｂを選択し、昇圧回路３には高い周波数のシステムクロック１２−ｂが入力される。ＯＲ回路１６及び１８はモードレジスタ１４の値が“１”なので常に“１”を出力しており、ＲＳフリップフロップ４の出力がハイレベルになることにより、ＣＰＵ７に入力するシステムクロックを制御するＡＮＤ回路６はＡＮＤ回路５と同時にアクティブになる。ＡＮＤ回路６がアクティブになる時間が早いため、モードレジスタ１４に“１”を設定した場合はＨａｌｔモード時の電源電流の昇圧回路３が動作している分多いが、昇圧回路３の立ち上がり時間を待たずに通常モードに復帰できる。
【００６１】
この様に本実施例では、Ｈａｌｔモード時に電源電流を減少させるか、Ｈａｌｔモードから通常動作モードに復帰したときすぐに動作させるかを、モードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００８７】
この様に本実施例ではＨａｌｔモード時に電源電流を減少させるか、またはＨａｌｔモードから通常動作モードに復帰したときすぐに動作させるかをモードレジスタの設定値で選択できるようにしているため、使用条件がかわってもプログラムで対処できるという利点がある。
【００８８】
【発明の効果】
以上説明したように、本発明の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータは、Ｈａｌｔモード時に昇圧回路に対するクロック入力を停止させることができるので、Ｈａｌｔモード時の動作電流を低減でき、またＲＯＭ内蔵製品と同じ値でのＨａｌｔ電流規格を設定できるので、ＰＲＯＭ内蔵製品，ＲＯＭ内蔵製品の区別なく使用することができるようになり、その応用範囲が広がる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータのブロック図である。
【図２】第１の実施例の動作タイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】本発明の第３の実施例のブロック図である。
【図５】第３の実施例の動作タイミング図である。
【図６】第４の実施例のブロック図である。
【図７】従来の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータのブロック図である。
【図８】図７の昇圧回路の回路図である。
【図９】従来例の動作タイミング図である。
【符号の説明】
１，２１ クロック生成回路
２，２２ 分周回路
３，２３ 昇圧回路
４，２４ ＲＳフリップフロップ
５，６，２６ ＡＮＤ回路
７，２７ ＣＰＵ
８，２８ ＰＲＯＭ
９，２９ Ｘデコーダ
１０，３０ 外部トリガ信号
１１ 遅延回路
１２−ａ，ｂ，ｃ，３１−ａ，ｂ，ｃ クロック出力
１３，１５，２５ セレクタ
１４ モードレジスタ
１６，１８ ＯＲ回路
１７ 検出回路
Claims (3)
- 動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、このフリップフロップの出力を前記電圧発生手段の前記電圧の発生に必要な時間だけ遅らせる遅延回路と、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記遅延回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする低電圧動作ＰＲＯＭ内蔵マイクロコンピュータ。
- 動作状態では電源電圧に基づきＰＲＯＭからデータを読み出すのに必要な電圧を発生し非動作状態では消費電流をカットして前記電圧を発生しない電圧発生手段と、前記電圧発生手段の出力電圧のレベルを検出する検出回路と、ＣＰＵからの信号によってセット又はリセットされ外部信号でリセット又はセットされるフリップフロップと、前記フリップフロップの出力によって前記電圧発生手段を非動作状態にするか動作状態にするかを制御する手段と、前記フリップフロップの出力及び前記検出回路の出力によって前記ＣＰＵへのクロックを入力するかしないかを制御する論理回路手段とを備えることを特徴とする低電圧動作ＰＲＯＭ内蔵マイクロコンピュータ。
- 前記ＣＰＵからの信号はスタンバイ状態を設定する信号であり、かつ前記外部信号は前記スタンバイ状態を解除する信号である請求項１又は請求項２記載の低電圧動作ＰＲＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158293A JP3677299B2 (ja) | 1993-04-08 | 1993-04-08 | 低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158293A JP3677299B2 (ja) | 1993-04-08 | 1993-04-08 | 低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
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| JPH06295347A JPH06295347A (ja) | 1994-10-21 |
| JP3677299B2 true JP3677299B2 (ja) | 2005-07-27 |
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ID=13750318
Family Applications (1)
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| JP8158293A Expired - Lifetime JP3677299B2 (ja) | 1993-04-08 | 1993-04-08 | 低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
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| JP (1) | JP3677299B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4494148B2 (ja) * | 2004-09-24 | 2010-06-30 | 株式会社ミツトヨ | ディジタル測定器 |
-
1993
- 1993-04-08 JP JP8158293A patent/JP3677299B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06295347A (ja) | 1994-10-21 |
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