JPH0519897A - 情報処理装置のリセツト制御回路 - Google Patents
情報処理装置のリセツト制御回路Info
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- JPH0519897A JPH0519897A JP3170274A JP17027491A JPH0519897A JP H0519897 A JPH0519897 A JP H0519897A JP 3170274 A JP3170274 A JP 3170274A JP 17027491 A JP17027491 A JP 17027491A JP H0519897 A JPH0519897 A JP H0519897A
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- cpu
- reset
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- signal
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Abstract
(57)【要約】
【目的】 ＣＰＵの動作に同期してＣＰＵがリセットさ
れるようにする。 【構成】 スイッチ３０で所定の操作が行われ、リセッ
ト信号Ａ１が入力されると、第１のラッチ回路５０はリ
セット信号Ｂ１を出力する。ＣＰＵ１０はこの信号Ｂ１
を割り込み信号として受け取り、割り込み処理を行う。
ＣＰＵ１０はまずタイマ回路７０にタイマリセット信号
１０７を出力してタイマ回路７０をリセットし、次に必
要なデータ更新の処理を行ってデータを保存する。その
後、リセット制御信号１０６を出力する。その結果、リ
セット信号発生回路８０はリセット信号Ｃを出力してＣ
ＰＵ１０をリセットし、またラッチ回路５０もリセット
する。監視回路４０が電源異常を検出した場合にも、Ｃ
ＰＵ１０は同様に必要な割り込み処理を行った後、リセ
ットされる。電源断の場合は、制御回路９５は電源９０
により各部に電源を供給し、ＣＰＵ１０はその間に、割
込処理を完了する。
れるようにする。 【構成】 スイッチ３０で所定の操作が行われ、リセッ
ト信号Ａ１が入力されると、第１のラッチ回路５０はリ
セット信号Ｂ１を出力する。ＣＰＵ１０はこの信号Ｂ１
を割り込み信号として受け取り、割り込み処理を行う。
ＣＰＵ１０はまずタイマ回路７０にタイマリセット信号
１０７を出力してタイマ回路７０をリセットし、次に必
要なデータ更新の処理を行ってデータを保存する。その
後、リセット制御信号１０６を出力する。その結果、リ
セット信号発生回路８０はリセット信号Ｃを出力してＣ
ＰＵ１０をリセットし、またラッチ回路５０もリセット
する。監視回路４０が電源異常を検出した場合にも、Ｃ
ＰＵ１０は同様に必要な割り込み処理を行った後、リセ
ットされる。電源断の場合は、制御回路９５は電源９０
により各部に電源を供給し、ＣＰＵ１０はその間に、割
込処理を完了する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にＣＰＵのリセットを制御する回路に関するものであ
る。
にＣＰＵのリセットを制御する回路に関するものであ
る。
【０００２】
【従来の技術】従来、この種の情報処理装置では、スイ
ッチなどの操作によって外部からリセット信号が入力さ
れたとき、あるいは電源障害などによる電圧低下や瞬断
が発生したとき、ＣＰＵは強制的にリセットされるよう
になっている。
ッチなどの操作によって外部からリセット信号が入力さ
れたとき、あるいは電源障害などによる電圧低下や瞬断
が発生したとき、ＣＰＵは強制的にリセットされるよう
になっている。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の情報処理装置では、リセット信号の入力や電源障害
の発生はＣＰＵの動作とは非同期であるから、ＣＰＵが
処理中であっても例えばリセット信号が入力されればＣ
ＰＵは直ちにリセットされてしまう。従って、メモリに
格納されたデータベースの更新処理を行っていて強制的
にリセットされたような場合には、データの保存は行わ
れず、データ破壊が生じる結果となる。
来の情報処理装置では、リセット信号の入力や電源障害
の発生はＣＰＵの動作とは非同期であるから、ＣＰＵが
処理中であっても例えばリセット信号が入力されればＣ
ＰＵは直ちにリセットされてしまう。従って、メモリに
格納されたデータベースの更新処理を行っていて強制的
にリセットされたような場合には、データの保存は行わ
れず、データ破壊が生じる結果となる。
【０００４】本発明の目的は、このような問題を解決
し、ＣＰＵの動作に同期してＣＰＵがリセットされるよ
うにする情報処理装置のリセット制御回路を提供するこ
とにある。
し、ＣＰＵの動作に同期してＣＰＵがリセットされるよ
うにする情報処理装置のリセット制御回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】第１の発明は、ＣＰＵ
と、バックアップ電源とを備えた情報処理装置のための
リセット制御回路において、リセット信号を保持して前
記ＣＰＵに割り込み信号を出力する第１のラッチ回路
と、電源電圧の異常を検出したとき所定の検出信号を出
力する電圧監視回路と、この電圧監視回路が出力する前
記検出信号を保持して前記ＣＰＵに割り込み信号を出力
する第２のラッチ回路と、前記第１あるいは第２のラッ
チ回路が前記割り込み信号を出力している状態で、前記
ＣＰＵから所定のリセット制御信号を受け取ったとき、
前記ＣＰＵを強制的にリセットするための強制リセット
信号を出力するリセット信号発生回路と、電源断となっ
たとき、前記バックアップ電源により前記ＣＰＵ、前記
第１および第２のラッチ回路、ならびに前記リセット信
号発生回路に電源を供給するバックアップ制御回路とを
備えたことを特徴とする。
と、バックアップ電源とを備えた情報処理装置のための
リセット制御回路において、リセット信号を保持して前
記ＣＰＵに割り込み信号を出力する第１のラッチ回路
と、電源電圧の異常を検出したとき所定の検出信号を出
力する電圧監視回路と、この電圧監視回路が出力する前
記検出信号を保持して前記ＣＰＵに割り込み信号を出力
する第２のラッチ回路と、前記第１あるいは第２のラッ
チ回路が前記割り込み信号を出力している状態で、前記
ＣＰＵから所定のリセット制御信号を受け取ったとき、
前記ＣＰＵを強制的にリセットするための強制リセット
信号を出力するリセット信号発生回路と、電源断となっ
たとき、前記バックアップ電源により前記ＣＰＵ、前記
第１および第２のラッチ回路、ならびに前記リセット信
号発生回路に電源を供給するバックアップ制御回路とを
備えたことを特徴とする。
【０００６】第２の発明は、ＣＰＵと、バックアップ電
源とを備えた情報処理装置のためのリセット制御回路に
おいて、リセット信号を保持して前記ＣＰＵに割り込み
信号を出力する第１のラッチ回路と、電源電圧の異常を
検出したとき所定の検出信号を出力する電圧監視回路
と、この電圧監視回路が出力する前記検出信号を保持し
て前記ＣＰＵに割り込み信号を出力する第２のラッチ回
路と、前記ＣＰＵから所定のタイマリセット信号を受け
取った後、所定の時間が経過したとき、所定のタイマ信
号を出力するウオッチドッグタイマ回路と、前記第１あ
るいは第２のラッチ回路が前記割り込み信号を出力して
いる状態で、前記ＣＰＵから所定のリセット制御信号を
受け取ったとき、あるいは前記ウオッチドッグタイマ回
路から前記タイマ信号を受け取ったとき前記ＣＰＵを強
制的にリセットするための強制リセット信号を出力する
リセット信号発生回路と、電源断となったとき、前記バ
ックアップ電源により前記ＣＰＵ、前記第１および第２
のラッチ回路、前記ウオッチドッグタイマ回路、ならび
に前記リセット信号発生回路に電源を供給するバックア
ップ制御回路とを備えたことを特徴とする。
源とを備えた情報処理装置のためのリセット制御回路に
おいて、リセット信号を保持して前記ＣＰＵに割り込み
信号を出力する第１のラッチ回路と、電源電圧の異常を
検出したとき所定の検出信号を出力する電圧監視回路
と、この電圧監視回路が出力する前記検出信号を保持し
て前記ＣＰＵに割り込み信号を出力する第２のラッチ回
路と、前記ＣＰＵから所定のタイマリセット信号を受け
取った後、所定の時間が経過したとき、所定のタイマ信
号を出力するウオッチドッグタイマ回路と、前記第１あ
るいは第２のラッチ回路が前記割り込み信号を出力して
いる状態で、前記ＣＰＵから所定のリセット制御信号を
受け取ったとき、あるいは前記ウオッチドッグタイマ回
路から前記タイマ信号を受け取ったとき前記ＣＰＵを強
制的にリセットするための強制リセット信号を出力する
リセット信号発生回路と、電源断となったとき、前記バ
ックアップ電源により前記ＣＰＵ、前記第１および第２
のラッチ回路、前記ウオッチドッグタイマ回路、ならび
に前記リセット信号発生回路に電源を供給するバックア
ップ制御回路とを備えたことを特徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１および第２の発明による情報処理
装置のリセット制御回路の一例を示す。１０はＣＰＵ、
２０はこのＣＰＵ１０によりアクセスされるメモリ、９
０はメモリ２０のバックアップ電源である。また、３０
はＣＰＵ１０をリセットするための外部リセットスイッ
チであり、所定の操作によりリセット信号Ａ１を出力す
る、４０は電源電圧の低下あるいは電源の瞬断を検出し
たとき、リセット信号Ａ２を出力する電圧監視回路であ
る。
説明する。図１に第１および第２の発明による情報処理
装置のリセット制御回路の一例を示す。１０はＣＰＵ、
２０はこのＣＰＵ１０によりアクセスされるメモリ、９
０はメモリ２０のバックアップ電源である。また、３０
はＣＰＵ１０をリセットするための外部リセットスイッ
チであり、所定の操作によりリセット信号Ａ１を出力す
る、４０は電源電圧の低下あるいは電源の瞬断を検出し
たとき、リセット信号Ａ２を出力する電圧監視回路であ
る。
【０００８】第１のラッチ回路５０はスイッチ３０から
リセット信号Ａ１が入力されるとそれを保持し、リセッ
ト信号Ｂ１をＣＰＵ１０および後述するリセット信号発
生回路８０に出力する。第２のラッチ回路６０は電圧監
視回路４０からリセット信号Ａ２が入力されるとそれを
保持し、リセット信号Ｂ２をＣＰＵ１０およびリセット
信号発生回路８０に出力する。
リセット信号Ａ１が入力されるとそれを保持し、リセッ
ト信号Ｂ１をＣＰＵ１０および後述するリセット信号発
生回路８０に出力する。第２のラッチ回路６０は電圧監
視回路４０からリセット信号Ａ２が入力されるとそれを
保持し、リセット信号Ｂ２をＣＰＵ１０およびリセット
信号発生回路８０に出力する。
【０００９】ウオッチドッグタイマ回路７０は、ＣＰＵ
１０からタイマリセット信号１０７が入力されるとリセ
ットされ、その後、所定の時間が経過するとリセット信
号Ｄをリセット信号発生回路８０に出力する。
１０からタイマリセット信号１０７が入力されるとリセ
ットされ、その後、所定の時間が経過するとリセット信
号Ｄをリセット信号発生回路８０に出力する。
【００１０】リセット信号発生回路８０は、リセット信
号Ｂ１またはリセット信号Ｂ２が入力されている状態で
ＣＰＵ１０からリセット制御信号１０６が入力される
と、リセット信号ＣをＣＰＵ１０、第１および第２のラ
ッチ回路、ならびに後述するバックアップ制御回路９５
に出力する。リセット信号発生回路８０はまた、タイマ
回路７０からリセット信号Ｄが入力された場合には直ち
にリセット信号Ｃを出力する。
号Ｂ１またはリセット信号Ｂ２が入力されている状態で
ＣＰＵ１０からリセット制御信号１０６が入力される
と、リセット信号ＣをＣＰＵ１０、第１および第２のラ
ッチ回路、ならびに後述するバックアップ制御回路９５
に出力する。リセット信号発生回路８０はまた、タイマ
回路７０からリセット信号Ｄが入力された場合には直ち
にリセット信号Ｃを出力する。
【００１１】バックアップ制御回路９５は電源断となっ
たとき、バックアップ電源９０により、ＣＰＵ１０、第
１のラッチ回路、第２のラッチ回路、ウオッチドッグタ
イマ回路、ならびにリセット信号発生回路８０に電源を
供給する。そして、リセット信号Ｃが入力された場合に
は、電源の供給を停止する。
たとき、バックアップ電源９０により、ＣＰＵ１０、第
１のラッチ回路、第２のラッチ回路、ウオッチドッグタ
イマ回路、ならびにリセット信号発生回路８０に電源を
供給する。そして、リセット信号Ｃが入力された場合に
は、電源の供給を停止する。
【００１２】次に動作を説明する。まずスイッチ３０で
所定の操作が行われ、リセット信号Ａ１が入力される
と、第１のラッチ回路５０はリセット信号Ｂ１を出力す
る。ＣＰＵ１０はこのリセット信号Ｂ１を割り込み信号
として受け取り、以下の割り込み処理を行う。すなわ
ち、ＣＰＵ１０はまずタイマ回路７０にタイマリセット
信号１０７を出力してタイマ回路７０をリセットし、次
に必要なデータ更新の処理を行ってデータを保存する。
その後、リセット信号の受付が可能であることを示すた
めにリセット制御信号１０６を出力する。その結果、リ
セット信号発生回路８０はリセット信号Ｃを出力してＣ
ＰＵ１０をリセットし、また第１のラッチ回路５０もリ
セットする。
所定の操作が行われ、リセット信号Ａ１が入力される
と、第１のラッチ回路５０はリセット信号Ｂ１を出力す
る。ＣＰＵ１０はこのリセット信号Ｂ１を割り込み信号
として受け取り、以下の割り込み処理を行う。すなわ
ち、ＣＰＵ１０はまずタイマ回路７０にタイマリセット
信号１０７を出力してタイマ回路７０をリセットし、次
に必要なデータ更新の処理を行ってデータを保存する。
その後、リセット信号の受付が可能であることを示すた
めにリセット制御信号１０６を出力する。その結果、リ
セット信号発生回路８０はリセット信号Ｃを出力してＣ
ＰＵ１０をリセットし、また第１のラッチ回路５０もリ
セットする。
【００１３】一方、電源障害により電圧の低下あるいは
瞬断が発生した場合には、電圧監視回路４０はそのこと
を検出してリセット信号Ａ２を出力する。第２のラッチ
回路６０はこのリセット信号を受け取って保持し、リセ
ット信号Ｂ２を出力する。ＣＰＵ１０はこのリセット信
号を割り込み信号として受け取り、上述の場合と同様の
処理を行う。すなわち、ＣＰＵ１０はまずタイマ回路７
０にタイマリセット信号１０７を出力してタイマ回路７
０をリセットし、次に必要なデータ更新の処理を行って
データを保存する。その後、リセット信号の受付が可能
であることを示すためにリセット制御信号１０６を出力
する。その結果、リセット信号発生回路８０はリセット
信号Ｃを出力してＣＰＵ１０をリセットし、また第２の
ラッチ回路６０もリセットする。
瞬断が発生した場合には、電圧監視回路４０はそのこと
を検出してリセット信号Ａ２を出力する。第２のラッチ
回路６０はこのリセット信号を受け取って保持し、リセ
ット信号Ｂ２を出力する。ＣＰＵ１０はこのリセット信
号を割り込み信号として受け取り、上述の場合と同様の
処理を行う。すなわち、ＣＰＵ１０はまずタイマ回路７
０にタイマリセット信号１０７を出力してタイマ回路７
０をリセットし、次に必要なデータ更新の処理を行って
データを保存する。その後、リセット信号の受付が可能
であることを示すためにリセット制御信号１０６を出力
する。その結果、リセット信号発生回路８０はリセット
信号Ｃを出力してＣＰＵ１０をリセットし、また第２の
ラッチ回路６０もリセットする。
【００１４】ウオッチドッグタイマ回路７０は、ＣＰＵ
１０が通常の処理を実行中に異常となった場合にはタイ
マリセット信号１０７が入力されなくなるので、リセッ
トされてから所定の時間が経過した時点でリセット信号
Ｄをリセット信号発生回路８０に出力する。その結果、
リセット信号発生回路８０はリセット信号Ｃを出力し、
ＣＰＵ１０は直ちにリセットされる。そして、タイマ回
路７０はＣＰＵ１０が上述した割り込み処理を行う場合
にも同様に機能し、割り込み処理の開始時にリセットさ
れた後、ＣＰＵ１０が異常となってリセット信号１０７
が入力されなくなると、所定の時間が経過した時点でリ
セット信号Ｄを出力する。これによりＣＰＵ１０は直ち
にリセットされる。すなわち、割り込み処理の途中でＣ
ＰＵ１０が異常となり、リセット制御信号１０６を出力
できなくなっても、タイマ回路７０の働きによりＣＰＵ
１０はリセットされる。
１０が通常の処理を実行中に異常となった場合にはタイ
マリセット信号１０７が入力されなくなるので、リセッ
トされてから所定の時間が経過した時点でリセット信号
Ｄをリセット信号発生回路８０に出力する。その結果、
リセット信号発生回路８０はリセット信号Ｃを出力し、
ＣＰＵ１０は直ちにリセットされる。そして、タイマ回
路７０はＣＰＵ１０が上述した割り込み処理を行う場合
にも同様に機能し、割り込み処理の開始時にリセットさ
れた後、ＣＰＵ１０が異常となってリセット信号１０７
が入力されなくなると、所定の時間が経過した時点でリ
セット信号Ｄを出力する。これによりＣＰＵ１０は直ち
にリセットされる。すなわち、割り込み処理の途中でＣ
ＰＵ１０が異常となり、リセット制御信号１０６を出力
できなくなっても、タイマ回路７０の働きによりＣＰＵ
１０はリセットされる。
【００１５】バックアップ制御回路９５は電源断となっ
た場合、バックアップ電源９０により、ＣＰＵ１０、第
１のラッチ回路、第２のラッチ回路、ウオッチドッグタ
イマ回路、ならびにリセット信号発生回路８０に電源を
供給する。その間、電圧監視回路４０は電圧の低下を検
出してリセット信号Ａ２を出力するので、上述のように
してＣＰＵ１０に割り込みがかけられ、ＣＰＵは必要な
処理を行った後、リセット信号Ｃによりリセットされ
る。そして、バックアップ制御回路９５はリセット信号
Ｃが入力されると、電源の供給を停止する。その後、バ
ックアップ電源９０によってバックアップされるのはメ
モリ２０だけとなる。
た場合、バックアップ電源９０により、ＣＰＵ１０、第
１のラッチ回路、第２のラッチ回路、ウオッチドッグタ
イマ回路、ならびにリセット信号発生回路８０に電源を
供給する。その間、電圧監視回路４０は電圧の低下を検
出してリセット信号Ａ２を出力するので、上述のように
してＣＰＵ１０に割り込みがかけられ、ＣＰＵは必要な
処理を行った後、リセット信号Ｃによりリセットされ
る。そして、バックアップ制御回路９５はリセット信号
Ｃが入力されると、電源の供給を停止する。その後、バ
ックアップ電源９０によってバックアップされるのはメ
モリ２０だけとなる。
【００１６】
【発明の効果】以上説明したように第１の発明による情
報処理装置のリセット制御回路では、ＣＰＵの動作と非
同期にリセット信号が入力されても、あるいはＣＰＵの
動作と非同期に電源電圧の低下や電源の瞬断が発生して
も、ＣＰＵは割り込み処理によりデータ保存などの必要
な処理を行った後、リセットされるようにできる。ま
た、電源断となった場合には、各部にはバックアップ電
源から電源が供給されるので、ＣＰＵはその間に上記割
り込み処理を実行でき、従ってデータの保存などが可能
である。そして、割り込み処理終了後、ＣＰＵがリセッ
トされると各部への電源の供給が停止されるので、バッ
クアップ電源の浪費が防止される。
報処理装置のリセット制御回路では、ＣＰＵの動作と非
同期にリセット信号が入力されても、あるいはＣＰＵの
動作と非同期に電源電圧の低下や電源の瞬断が発生して
も、ＣＰＵは割り込み処理によりデータ保存などの必要
な処理を行った後、リセットされるようにできる。ま
た、電源断となった場合には、各部にはバックアップ電
源から電源が供給されるので、ＣＰＵはその間に上記割
り込み処理を実行でき、従ってデータの保存などが可能
である。そして、割り込み処理終了後、ＣＰＵがリセッ
トされると各部への電源の供給が停止されるので、バッ
クアップ電源の浪費が防止される。
【００１７】また、第２の発明による情報処理装置のリ
セット制御回路ではさらに、ウオッチドッグタイマ回路
によってＣＰＵがリセットされるようになっているの
で、上記割り込み処理中にＣＰＵが異常となり、ＣＰＵ
がリセット制御信号を出力できなくなっても、ＣＰＵは
リセットされる。
セット制御回路ではさらに、ウオッチドッグタイマ回路
によってＣＰＵがリセットされるようになっているの
で、上記割り込み処理中にＣＰＵが異常となり、ＣＰＵ
がリセット制御信号を出力できなくなっても、ＣＰＵは
リセットされる。
【図１】第１および第２の発明による情報処理装置のリ
セット制御回路の一例を示すブロック図である。
セット制御回路の一例を示すブロック図である。
１０ ＣＰＵ
２０ メモリ
３０ 外部リセットスイッチ
４０ 電圧監視回路
５０ 第１のラッチ回路
６０ 第２のラッチ回路
７０ ウオッチドッグタイマ回路
８０ リセット信号発生回路
９０ バックアップ電源
９５ バックアップ制御回路
Claims (2)
- 【請求項１】ＣＰＵと、バックアップ電源とを備えた情
報処理装置のためのリセット制御回路において、 リセット信号を保持して前記ＣＰＵに割り込み信号を出
力する第１のラッチ回路と、 電源電圧の異常を検出したとき所定の検出信号を出力す
る電圧監視回路と、 この電圧監視回路が出力する前記検出信号を保持して前
記ＣＰＵに割り込み信号を出力する第２のラッチ回路
と、 前記第１あるいは第２のラッチ回路が前記割り込み信号
を出力している状態で、前記ＣＰＵから所定のリセット
制御信号を受け取ったとき、前記ＣＰＵを強制的にリセ
ットするための強制リセット信号を出力するリセット信
号発生回路と、 電源断となったとき、前記バックアップ電源により前記
ＣＰＵ、前記第１および第２のラッチ回路、ならびに前
記リセット信号発生回路に電源を供給するバックアップ
制御回路とを備えたことを特徴とする情報処理装置のリ
セット制御回路。 - 【請求項２】ＣＰＵと、バックアップ電源とを備えた情
報処理装置のためのリセット制御回路において、 リセット信号を保持して前記ＣＰＵに割り込み信号を出
力する第１のラッチ回路と、 電源電圧の異常を検出したとき所定の検出信号を出力す
る電圧監視回路と、 この電圧監視回路が出力する前記検出信号を保持して前
記ＣＰＵに割り込み信号を出力する第２のラッチ回路
と、 前記ＣＰＵから所定のタイマリセット信号を受け取った
後、所定の時間が経過したとき、所定のタイマ信号を出
力するウオッチドッグタイマ回路と、 前記第１あるいは第２のラッチ回路が前記割り込み信号
を出力している状態で、前記ＣＰＵから所定のリセット
制御信号を受け取ったとき、あるいは前記ウオッチドッ
グタイマ回路から前記タイマ信号を受け取ったとき前記
ＣＰＵを強制的にリセットするための強制リセット信号
を出力するリセット信号発生回路と、 電源断となったとき、前記バックアップ電源により前記
ＣＰＵ、前記第１および第２のラッチ回路、前記ウオッ
チドッグタイマ回路、ならびに前記リセット信号発生回
路に電源を供給するバックアップ制御回路とを備えたこ
とを特徴とする情報処理装置のリセット制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170274A JPH0519897A (ja) | 1991-07-11 | 1991-07-11 | 情報処理装置のリセツト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170274A JPH0519897A (ja) | 1991-07-11 | 1991-07-11 | 情報処理装置のリセツト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519897A true JPH0519897A (ja) | 1993-01-29 |
Family
ID=15901909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170274A Pending JPH0519897A (ja) | 1991-07-11 | 1991-07-11 | 情報処理装置のリセツト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338449B1 (en) | 1998-12-08 | 2002-01-15 | Tdk Corporation | Tape cassette capable of easily installing and securing biasing member for reel brake |
| WO2002033824A1 (fr) * | 2000-10-11 | 2002-04-25 | Link Evolution Co., Ltd | Circuit de détection de puissance et technique afférente |
-
1991
- 1991-07-11 JP JP3170274A patent/JPH0519897A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338449B1 (en) | 1998-12-08 | 2002-01-15 | Tdk Corporation | Tape cassette capable of easily installing and securing biasing member for reel brake |
| WO2002033824A1 (fr) * | 2000-10-11 | 2002-04-25 | Link Evolution Co., Ltd | Circuit de détection de puissance et technique afférente |
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