JPH08179997A - メモリデータ破壊防止回路 - Google Patents
メモリデータ破壊防止回路Info
- Publication number
- JPH08179997A JPH08179997A JP6322922A JP32292294A JPH08179997A JP H08179997 A JPH08179997 A JP H08179997A JP 6322922 A JP6322922 A JP 6322922A JP 32292294 A JP32292294 A JP 32292294A JP H08179997 A JPH08179997 A JP H08179997A
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Abstract
(57)【要約】
【目的】メモリデータの更新処理が中断されることによ
るデータ破壊の防止。 【構成】本種のメモリデータ破壊防止回路は、ＣＰＵと
メモリとバックアップバッテリーとを有する演算処理装
置において、リセット信号を出力するリセット制御回路
と、リセット信号でラッチ回路をリセットするとともに
バックアップバッテリーからのバックアップ電源のＣＰ
Ｕ，ラッチ回路，リセット制御回路への電源供給を制御
するバックアップ制御回路を備えている。この構成にお
いて、電源断または瞬断時にＣＰＵを直ちにリセットす
るのではなく、バックアップバッテリーから供給される
バックアップ電源によって割込み処理を起動してメモリ
データの更新を終了した後、リセット信号を受信可能と
することによりメモリデータの破壊を防止する。
るデータ破壊の防止。 【構成】本種のメモリデータ破壊防止回路は、ＣＰＵと
メモリとバックアップバッテリーとを有する演算処理装
置において、リセット信号を出力するリセット制御回路
と、リセット信号でラッチ回路をリセットするとともに
バックアップバッテリーからのバックアップ電源のＣＰ
Ｕ，ラッチ回路，リセット制御回路への電源供給を制御
するバックアップ制御回路を備えている。この構成にお
いて、電源断または瞬断時にＣＰＵを直ちにリセットす
るのではなく、バックアップバッテリーから供給される
バックアップ電源によって割込み処理を起動してメモリ
データの更新を終了した後、リセット信号を受信可能と
することによりメモリデータの破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵとメモリを含んで
なる演算処理装置におけるメモリデータ破壊防止回路に
関する。
なる演算処理装置におけるメモリデータ破壊防止回路に
関する。
【０００２】
【従来の技術】従来の演算処理装置は、電源断時及び電
源瞬断時にＣＰＵを強制的にリセットするか、外部から
のスイッチ入力等によるリセット信号によりＣＰＵを強
制的にリセットする構成を有している。
源瞬断時にＣＰＵを強制的にリセットするか、外部から
のスイッチ入力等によるリセット信号によりＣＰＵを強
制的にリセットする構成を有している。
【０００３】
【発明が解決しようとする課題】この従来の演算処理装
置では、ＣＰＵがメモリデータの更新中であっても、Ｃ
ＰＵの動作と非同期に発生する電源断時、または非同期
に入力されるリセット信号によりＣＰＵの処理が中断さ
れて初期化が行われることとなるが、メモリ内のデータ
を保存する必要のあるデータベースのような場合は、デ
ータの更新処理が中断されることによってデータ破壊が
生じるという問題点があった。
置では、ＣＰＵがメモリデータの更新中であっても、Ｃ
ＰＵの動作と非同期に発生する電源断時、または非同期
に入力されるリセット信号によりＣＰＵの処理が中断さ
れて初期化が行われることとなるが、メモリ内のデータ
を保存する必要のあるデータベースのような場合は、デ
ータの更新処理が中断されることによってデータ破壊が
生じるという問題点があった。
【０００４】
【課題を解決するための手段】第１の発明のメモリデー
タ破壊防止回路は、ＣＰＵとメモリとバックアップバッ
テリーとを有する演算処理装置において、電源電圧の瞬
断，電圧低下を検出する電圧監視回路と、この電圧監視
回路から出力される第１のリセット信号をラッチするラ
ッチ回路と、このラッチ回路から出力される第２のリセ
ット信号を割込み入力としリセット制御信号を出力する
前記ＣＰＵと、前記第２のリセット信号とリセット制御
信号を入力とし第３のリセット信号を出力するリセット
制御回路と、前記ＣＰＵをリセットする前記第３のリセ
ット信号で前記ラッチ回路をリセットするとともに前記
バックアップバッテリーからのバックアップ電源の前記
ＣＰＵ，ラッチ回路，リセット制御回路への電源供給を
制御するバックアップ制御回路とを備えることを特徴と
する。
タ破壊防止回路は、ＣＰＵとメモリとバックアップバッ
テリーとを有する演算処理装置において、電源電圧の瞬
断，電圧低下を検出する電圧監視回路と、この電圧監視
回路から出力される第１のリセット信号をラッチするラ
ッチ回路と、このラッチ回路から出力される第２のリセ
ット信号を割込み入力としリセット制御信号を出力する
前記ＣＰＵと、前記第２のリセット信号とリセット制御
信号を入力とし第３のリセット信号を出力するリセット
制御回路と、前記ＣＰＵをリセットする前記第３のリセ
ット信号で前記ラッチ回路をリセットするとともに前記
バックアップバッテリーからのバックアップ電源の前記
ＣＰＵ，ラッチ回路，リセット制御回路への電源供給を
制御するバックアップ制御回路とを備えることを特徴と
する。
【０００５】また、第２の発明のメモリデータ破壊防止
回路は、ＣＰＵとメモリとを有する演算処理装置におい
て、外部から前記ＣＰＵ動作に対して非同期に入力され
る第１のリセット信号を記憶するラッチ回路と、このラ
ッチ回路から出力される第２のリセット信号により計数
を開始する計数回路と、前記第２のリセット信号を割り
込み入力としリセット制御信号を出力する前記ＣＰＵ
と、前記リセット制御信号と前記第２のリセット信号と
前記計数回路から出力されるタイムアップ信号を入力と
し前記ＣＰＵをリセットする第３のリセット信号を出力
するリセット制御回路とを備えることを特徴とする。
回路は、ＣＰＵとメモリとを有する演算処理装置におい
て、外部から前記ＣＰＵ動作に対して非同期に入力され
る第１のリセット信号を記憶するラッチ回路と、このラ
ッチ回路から出力される第２のリセット信号により計数
を開始する計数回路と、前記第２のリセット信号を割り
込み入力としリセット制御信号を出力する前記ＣＰＵ
と、前記リセット制御信号と前記第２のリセット信号と
前記計数回路から出力されるタイムアップ信号を入力と
し前記ＣＰＵをリセットする第３のリセット信号を出力
するリセット制御回路とを備えることを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１，図２はそれぞれ第１，第２の発明の
メモリデータ破壊防止回路の一実施例を示すブロック図
である。
メモリデータ破壊防止回路の一実施例を示すブロック図
である。
【０００８】図１に示すように、第１の発明の一実施例
の演算処理装置は、ＣＰＵ１０とメモリ２０とバックア
ップバッテリー３０とを有し、ＣＰＵ１０はメモリ２０
のデータ更新を行っているものとする。ここで電源に瞬
断が起きると、電圧監視回路４０からリセット信号Ａ１
０１が出力される。リセット信号Ａ１０１はラッチ回路
５０によりラッチされ、リセット信号Ｂ１０２をＣＰＵ
１０とリセット制御回路６０へ出力する。ＣＰＵ１０は
割込み入力として入力されたリセット信号Ｂ１０２によ
り割込み処理を実行し、必要なデータ更新の処理を終了
後、リセット制御回路６０に対してリセット信号受信可
能を示すリセット制御信号１０４を出力する。リセット
制御回路６０はラッチ回路５０からのリセット信号Ｂ１
０２をＣＰＵ１０からのリセット制御信号１０４が共に
アクティブとなった場合にリセット信号Ｃ１０３をＣＰ
Ｕ１０，ラッチ回路５０，バックアップ制御回路７０へ
出力し、それぞれの状態のリセットを行う。
の演算処理装置は、ＣＰＵ１０とメモリ２０とバックア
ップバッテリー３０とを有し、ＣＰＵ１０はメモリ２０
のデータ更新を行っているものとする。ここで電源に瞬
断が起きると、電圧監視回路４０からリセット信号Ａ１
０１が出力される。リセット信号Ａ１０１はラッチ回路
５０によりラッチされ、リセット信号Ｂ１０２をＣＰＵ
１０とリセット制御回路６０へ出力する。ＣＰＵ１０は
割込み入力として入力されたリセット信号Ｂ１０２によ
り割込み処理を実行し、必要なデータ更新の処理を終了
後、リセット制御回路６０に対してリセット信号受信可
能を示すリセット制御信号１０４を出力する。リセット
制御回路６０はラッチ回路５０からのリセット信号Ｂ１
０２をＣＰＵ１０からのリセット制御信号１０４が共に
アクティブとなった場合にリセット信号Ｃ１０３をＣＰ
Ｕ１０，ラッチ回路５０，バックアップ制御回路７０へ
出力し、それぞれの状態のリセットを行う。
【０００９】バックアップ制御回路７０は電源断時、バ
ックアップバッテリー３０からのバックアップ電源Ａ１
０５をＣＰＵ１０，ラッチ回路５０，リセット制御回路
６０へバックアップ電源Ｂ１０６として供給し、リセッ
ト制御回路６０からのリセット信号Ｃにより、ＣＰＵ１
０，ラッチ回路５０，リセット制御回路６０へのバック
アップ電源の供給を断とする。従って、瞬断ではなく電
源が完全に断となった場合においても、ＣＰＵでの処理
終了まではバックアップバッテリー３０により動作を継
続し、処理終了後はメモリだけのバックアップを行う。
ックアップバッテリー３０からのバックアップ電源Ａ１
０５をＣＰＵ１０，ラッチ回路５０，リセット制御回路
６０へバックアップ電源Ｂ１０６として供給し、リセッ
ト制御回路６０からのリセット信号Ｃにより、ＣＰＵ１
０，ラッチ回路５０，リセット制御回路６０へのバック
アップ電源の供給を断とする。従って、瞬断ではなく電
源が完全に断となった場合においても、ＣＰＵでの処理
終了まではバックアップバッテリー３０により動作を継
続し、処理終了後はメモリだけのバックアップを行う。
【００１０】次に、図２に示すように、第２の発明の一
実施例の演算処理装置は、ＣＰＵ１１とメモリ２１とを
有し、ＣＰＵ１１はメモリ２１のデータ更新を行ってい
るものとする。ここで、ＣＰＵ１１のリセットを行うた
めにリセットスイッチ６１を閉じてリセット信号Ａ１０
１をラッチ回路３１へ入力する。ラッチ回路３１はリセ
ット信号Ａ１０１をラッチして、リセット信号Ｂ１０２
をＣＰＵ１１の割込み入力，リセット制御回路５１及び
計数回路４１へ出力する。ＣＰＵ１１に割込み入力とし
て入力されたリセット信号Ｂ１０２により割込み処理を
実行し、必要なデータ更新の処理を終了後、リセット制
御回路５１に対してリセット信号受付け可能を示すリセ
ット制御信号１０４を出力する。リセット制御回路５１
はラッチ回路３１からのリセット信号Ｂ１０２とＣＰＵ
１１からのリセット制御信号１０４が共にアクティブと
なった場合にリセット信号Ｃ１０３をＣＰＵ１１，計数
回路４１，ラッチ回路３１へ出力し、それぞれの状態を
リセットする。
実施例の演算処理装置は、ＣＰＵ１１とメモリ２１とを
有し、ＣＰＵ１１はメモリ２１のデータ更新を行ってい
るものとする。ここで、ＣＰＵ１１のリセットを行うた
めにリセットスイッチ６１を閉じてリセット信号Ａ１０
１をラッチ回路３１へ入力する。ラッチ回路３１はリセ
ット信号Ａ１０１をラッチして、リセット信号Ｂ１０２
をＣＰＵ１１の割込み入力，リセット制御回路５１及び
計数回路４１へ出力する。ＣＰＵ１１に割込み入力とし
て入力されたリセット信号Ｂ１０２により割込み処理を
実行し、必要なデータ更新の処理を終了後、リセット制
御回路５１に対してリセット信号受付け可能を示すリセ
ット制御信号１０４を出力する。リセット制御回路５１
はラッチ回路３１からのリセット信号Ｂ１０２とＣＰＵ
１１からのリセット制御信号１０４が共にアクティブと
なった場合にリセット信号Ｃ１０３をＣＰＵ１１，計数
回路４１，ラッチ回路３１へ出力し、それぞれの状態を
リセットする。
【００１１】ここで計数回路４１は予め定められた計数
値を持ち、リセット信号Ｂ１０２がアクティブとなった
時点から計数を開始し、予め定められた計数値を超えた
時にリセット制御回路５１にタイムアップ信号１０７を
出力する。リセット制御回路５１はタイムアップ信号１
０７がアクティブとなった時には、リセット信号Ｂ１０
２，リセット制御信号１０４の状態に関係なくリセット
信号Ｃ１０３を出力する。
値を持ち、リセット信号Ｂ１０２がアクティブとなった
時点から計数を開始し、予め定められた計数値を超えた
時にリセット制御回路５１にタイムアップ信号１０７を
出力する。リセット制御回路５１はタイムアップ信号１
０７がアクティブとなった時には、リセット信号Ｂ１０
２，リセット制御信号１０４の状態に関係なくリセット
信号Ｃ１０３を出力する。
【００１２】
【発明の効果】以上説明したように第１の発明は、電源
断または瞬断時にＣＰＵを直ちにリセットするのではな
く、バックアップバッテリーから供給されるバックアッ
プ電源によって割込み処理を起動してメモリデータの更
新を終了した後、リセット信号を受信可能としたので、
メモリデータの破壊を防止するという効果を有する。ま
た、常にＣＰＵ等へのバッテリーバックアップを行う
と、メモリに対するバッテリーバックアップの浪費とな
るため、電源断時にはＣＰＵの割込み処理中だけバック
アップバッテリーからの電源供給を受け、処理終了後は
メモリだけのバックアップを行うので、バックアップ期
間の保障が行われる効果がある。
断または瞬断時にＣＰＵを直ちにリセットするのではな
く、バックアップバッテリーから供給されるバックアッ
プ電源によって割込み処理を起動してメモリデータの更
新を終了した後、リセット信号を受信可能としたので、
メモリデータの破壊を防止するという効果を有する。ま
た、常にＣＰＵ等へのバッテリーバックアップを行う
と、メモリに対するバッテリーバックアップの浪費とな
るため、電源断時にはＣＰＵの割込み処理中だけバック
アップバッテリーからの電源供給を受け、処理終了後は
メモリだけのバックアップを行うので、バックアップ期
間の保障が行われる効果がある。
【００１３】さらに第２の発明は、ＣＰＵの動作に非同
期に入力されるリセット信号に対して、ＣＰＵの割込み
処理を起動してメモリデータの更新を終了した後にリセ
ット信号を受信可能としたので、メモリデータの破壊を
防止するという効果を有する。また、ＣＰＵが暴走状態
となりリセット信号受信可能状態とならない場合を考慮
して、計数回路を備えて強制的にＣＰＵのリセットを実
行可能としているので、ＣＰＵの異常動作時にもＣＰＵ
のリセットは可能となっている。
期に入力されるリセット信号に対して、ＣＰＵの割込み
処理を起動してメモリデータの更新を終了した後にリセ
ット信号を受信可能としたので、メモリデータの破壊を
防止するという効果を有する。また、ＣＰＵが暴走状態
となりリセット信号受信可能状態とならない場合を考慮
して、計数回路を備えて強制的にＣＰＵのリセットを実
行可能としているので、ＣＰＵの異常動作時にもＣＰＵ
のリセットは可能となっている。
【図１】本発明による第１の実施例のブロック図であ
る。
る。
【図２】本発明による第２の実施例のブロック図であ
る。
る。
１０，１１ ＣＰＵ ２０，２１ メモリ ３０ バックアップバッテリー ３１，５０ ラッチ回路 ４０ 電圧監視回路 ４１ 計数回路 ５１，６０ リセット制御回路 ６１ リセットスイッチ ７０ バックアップ制御回路 １０１ リセット信号Ａ １０２ リセット信号Ｂ １０３ リセット信号Ｃ １０４ リセット制御信号 １０５ バックアップ電源Ａ １０６ バックアップ電源Ｂ １０７ タイムアップ信号
Claims (2)
- 【請求項１】 ＣＰＵとメモリとバックアップバッテリ
ーとを有する演算処理装置において、電源電圧の瞬断，
電圧低下を検出する電圧監視回路と、この電圧監視回路
から出力される第１のリセット信号をラッチするラッチ
回路と、このラッチ回路から出力される第２のリセット
信号を割込み入力としリセット制御信号を出力する前記
ＣＰＵと、前記第２のリセット信号とリセット制御信号
を入力とし第３のリセット信号を出力するリセット制御
回路と、前記ＣＰＵをリセットする前記第３のリセット
信号で前記ラッチ回路をリセットするとともに前記バッ
クアップバッテリーからのバックアップ電源の前記ＣＰ
Ｕ，ラッチ回路，リセット制御回路への電源供給を制御
するバックアップ制御回路とを備えることを特徴とする
メモリデータ破壊防止回路。 - 【請求項２】 ＣＰＵとメモリとを有する演算処理装置
において、外部から前記ＣＰＵ動作に対して非同期に入
力される第１のリセット信号を記憶するラッチ回路と、
このラッチ回路から出力される第２のリセット信号によ
り計数を開始する計数回路と、前記第２のリセット信号
を割り込み入力としリセット制御信号を出力する前記Ｃ
ＰＵと、前記リセット制御信号と前記第２のリセット信
号と前記計数回路から出力されるタイムアップ信号を入
力とし前記ＣＰＵをリセットする第３のリセット信号を
出力するリセット制御回路とを備えることを特徴とする
メモリデータ破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06322922A JP3082608B2 (ja) | 1994-12-26 | 1994-12-26 | メモリデータ破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06322922A JP3082608B2 (ja) | 1994-12-26 | 1994-12-26 | メモリデータ破壊防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08179997A true JPH08179997A (ja) | 1996-07-12 |
| JP3082608B2 JP3082608B2 (ja) | 2000-08-28 |
Family
ID=18149134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06322922A Expired - Fee Related JP3082608B2 (ja) | 1994-12-26 | 1994-12-26 | メモリデータ破壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082608B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269442A (ja) * | 2007-04-24 | 2008-11-06 | Nec Electronics Corp | リセット時のアクセス制御回路及びマイクロコンピュータ |
| JP2017055287A (ja) * | 2015-09-10 | 2017-03-16 | 日本電気株式会社 | 制御装置、制御方法、及び、プログラム |
-
1994
- 1994-12-26 JP JP06322922A patent/JP3082608B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269442A (ja) * | 2007-04-24 | 2008-11-06 | Nec Electronics Corp | リセット時のアクセス制御回路及びマイクロコンピュータ |
| JP2017055287A (ja) * | 2015-09-10 | 2017-03-16 | 日本電気株式会社 | 制御装置、制御方法、及び、プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082608B2 (ja) | 2000-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
|
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