JPH09190360A - マイクロコンピュータ及びその暴走監視処理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】マイコンの暴走時に、暴走直前の状態から再ス
タートできる装置と方法を提供する。 【解決手段】演算部１、ＰＣ８、レジスタ群５を有する
ＣＰＵ７に、暴走を検出するウオッチドッグタイマ３と
退避・復帰コントロール回路１０及び退避用メモリを備
えている。退避・復帰コントロール回路１０はウォッチ
ドッグタイマ３の起動時に、ＰＣ８とレジスタ群５の正
常な値をスイッチゲート１５を開いて退避用メモリ９に
退避する。コントロール回路１０は暴走検出信号の入力
時、システムクロック供給回路１４に停止信号を与えて
クロックを停止した後、退避用メモリ９のデータでＰＣ
８とレジスタ群５の値を置換し、クロック供給を再開さ
せてＣＰＵ７をリスタートする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、暴走検出（ウォッ
チドッグ）機能を有するマイクロコンピュータ及びその
制御方法に関し、特に、ウォッチドッグ機能が検出する
暴走から効率的に正常動作へ復帰できる制御方式に関す
る。

【０００２】

【従来の技術】コンピュータの演算装置（ＣＰＵ）の暴
走対策として、例えば、特開平７−６４８２４号に記載
されている方法がある。図７は、この方法をマイクロコ
ンピュータ（以下、マイコンと略称する）に適用したも
ので、演算部１の暴走を検出するウォッチドッグタイマ
３が用いられる。

【０００３】演算部１は、処理中のプログラムで暴走監
視が指示されるとＲＯＭ６の暴走監視プログラム６１を
読出して起動する。暴走監視プログラム６１はトリガ信
号を第２ラッチ部２Ｂとウォッチドッグタイマ３へ送
る。第２ラッチ部２Ｂは、トリガ信号により第１のラッ
チ部２Ａのラッチ出力をラッチする。一方、ウォッチド
ッグタイマ３はトリガ信号により起動してカウントを開
始し、キャンセルされないままに一定時間経過すると暴
走と判断し、暴走検出信号を発生させる。暴走検出信号
は切換部４に送られ、外部へ出力するデータを第１ラッ
チ部２Ａのラッチ出力から第２ラッチ部２Ｂのラッチ出
力に切り換える。第２ラッチ部２Ｂは、演算部１からの
暴走前のトリガ信号で、第１ラッチ部２Ａのラッチ出力
が正常時のデータをラッチしている。このため、暴走検
出による切り換え後、切換部４から出力される最後の正
常データとなる。

【０００４】このように、ウオッチドッグタイマ３によ
って演算部１の暴走を検出すると、異常状態への移行過
程で発生する異常データの出力を抑止する。さらに、暴
走状態を継続している演算部１を一旦停止して再スター
トさせ、暴走状態から復帰させる。

【０００５】

【発明が解決しようとする課題】暴走状態からの最も効
率的な復帰方法は、暴走直前の状態から再スタートする
ことである。しかし、従来技術ではマイコンをリセット
し、プログラムの最初からスタートするしかなかった。

【０００６】これは、上記例のように、暴走検出機能の
起動時の演算データが保持されているのみで、レジスタ
群５のデータやＰＣ８の値が暴走によって変化してしま
い、暴走直前の状態が判別できないためである。

【０００７】本発明の目的は、暴走後に演算部を復帰さ
せる場合、リセットから再スタートするのではなく、暴
走直前の状態から再スタート可能なマイクロコンピュー
タ及びその暴走監視処理方法を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、演算部、プログラムカウンタ（以下、
ＰＣ）、複数のレジスタを有する中央処理装置（以下、
ＣＰＵ）、ＣＰＵにより実行されるプログラム等を格納
するＲＯＭ及びＣＰＵの暴走を検出するウオッチドッグ
手段を備えたマイクロコンピュータにおいて、ＣＰＵの
正常状態を示すデータを退避させ、暴走検出後に退避デ
ータをＣＰＵに復帰させる制御手段と、前記退避データ
を記憶する退避用メモリを設けたことを特徴とする。

【０００９】前記制御手段は、前記ウォッチドッグ手段
の起動時にＰＣと複数のレジスタの値を退避し、暴走検
出後に復帰させることを特徴とする。この制御手段は、
ＣＰＵとは独立したハードウエアにより構成され、その
退避処理、復帰処理はＣＰＵの暴走に影響されることが
ない。

【００１０】また、ＣＰＵにシステムクロックを供給す
るクロック供給手段を設け、暴走検出時の前記制御手段
からの停止信号でシステムクロックを停止し、前記制御
手段による前記退避データのＣＰＵへの復帰後にシステ
ムクロックを再開させることを特徴とする。

【００１１】あるいは、前記ウォッチドッグ手段の暴走
検出によりセットされる暴走検出フラグ設定手段と、暴
走検出によりＣＰＵを初期状態にリセットするリセット
手段を設け、暴走検出によるリセット処理の開始後に前
記暴走検出フラグの設定の有無をチエックし、フラグの
有る場合に前記演算部はＲＯＭから読出した暴走処理プ
ログラムを起動して前記制御手段に復帰命令を出力する
ことを特徴とする。

【００１２】または、前記ウォッチドッグ手段の暴走検
出により所定のベクタアドレスを発生してＰＣに強制的
にセットするベクタ発生手段を設け、ＰＣにベクタアド
レスがセットされたときに前記演算部はＲＯＭのベクタ
アドレスから読出した暴走処理プログラムを起動して前
記制御手段に復帰命令を出力することを特徴とする。

【００１３】さらに、ＣＰＵと前記退避用メモリ間の前
記退避データを伝送する線にスイッチゲートを設け、デ
ータの退避時と復帰時にのみ、前記制御手段によって開
動作させる。これにより、退避データを暴走による破壊
から防止している。

【００１４】このような本発明によれば、ＣＰＵの暴走
直前の正常な処理状態を示すデータを退避し、暴走検出
後に退避していたデータを復帰してＣＰＵの再スタート
を迅速に行うことができ、暴走によるシステムの悪影響
を最小限に抑え、処理性を向上できる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
にしたがって詳細に説明する。

【００１６】図１は、本発明の一実施形態によるマイク
ロコンピュータの構成図である。本例では、ハードウエ
アによって正常状態へ復帰する構成を示す。

【００１７】マイクロコンピュータは、命令を処理する
演算部１、レジスタ群５、プログラムカウンタＰＣ８を
有するＣＰＵ７と、ＰＣ８からのアドレスによって読出
し可能に、暴走監視プログラム６１や他の処理プログラ
ムなどを格納しているＲＯＭ６、ＣＰＵ７にクロックを
与えるシステムクロック供給回路１４、演算部１の暴走
検出（ウォッチドッグ）を監視するウォッチドッグタイ
マ３、暴走時にレジスタ群５とＰＣ８のデータを退避す
る退避用メモリ９、データの退避と復帰を制御する退避
・復帰コントロール回路１０及びスイッチゲート１５か
ら構成されている。

【００１８】暴走監視の要求があるとき、演算部１は暴
走監視プログラム６１を起動し、トリガ信号をウォッチ
ドッグタイマ３と退避・復帰コントロール回路１０へ送
る。ウォッチドッグタイマ３は、トリガ信号が入力され
るとカウントを開始する。コントロール回路１０の退避
制御部１０１はトリガ信号を受信すると、ＣＰＵ７のレ
ジスタ群５とＰＣ８の値を退避用メモリ９へ退避させ
る。

【００１９】暴走監視プログラム６１はトリガ信号の送
出後、正常に所定処理が実行されると、暴走監視の終了
信号（以下、キャンセル信号）をウォッチドッグタイマ
３と退避・復帰コントロール回路１０へ送って終了す
る。

【００２０】一方、ウォッチドッグタイマ３はキャンセ
ル信号の受信がないまま一定時間を経過すると、ＣＰＵ
７に暴走が発生したと判断し、暴走検出信号を発行して
退避・復帰コントロール回路１０へ送る。コントロール
回路１０の復帰制御部１０２は暴走検出信号を受信する
と、退避用メモリ９にあるデータをレジスタ群５とＰＣ
８へ復帰させる。

【００２１】本マイコンの退避・復帰コントロール回路
１０は、ＣＰＵ７から独立したハード構成として設けら
れていて、そのデータ退避と復帰の動作はＣＰＵ７の動
作から独立している。また、退避用メモリ９とレジスタ
群５及びＰＣ８間の各データ線には、退避・復帰コント
ロール回路１０によりＯＮ／ＯＦＦされるスイッチゲー
ト１５が設けられ、退避用メモリ９の値が演算部１の暴
走によって破壊されない構造としている。

【００２２】図２は、本マイコンによる暴走検出機能の
起動から復帰までの動作を示すフローチャートである。

【００２３】マイコンの電源が投入されＣＰＵリセット
されると、ＣＰＵ７は初期状態から起動する（ｓ１０
１）。まず、初期設定のプログラムが実行され（ｓ１０
２）、正常動作が開始されて順次、プログラムを実行す
る（ｓ１０３）。実行中のプログラムでウオッチドッグ
の指示があるとき、演算部１は暴走監視プログラム６１
を起動してトリガ信号を発行し、ウオッチドッグタイマ
３と、退避・復帰コントロール回路１０に送る（ｓ１０
４）。

【００２４】トリガ信号を受信したウオッチドッグタイ
マ３はタイマのカウントを開始する（ｓ１０５）。ま
た、退避・復帰コントロール回路１０は退避信号を発行
してスイッチゲート１５を開き（ｓ１０６）、そのとき
のレジスタ群５とＰＣ８の値を退避用メモリ９に書き込
む（ｓ１０７）。

【００２５】起動後、ウオッチドッグタイマ３は、キャ
ンセル信号の受信（ｓ１０８）あるいは起動から一定時
間の経過（ｓ１０９）の継続的な監視状態にある。な
お、一定時間の経過は、ウオッチドッグタイマ３のオー
バーフローによる。

【００２６】このとき、演算部１が正常であれば、暴走
監視プログラム６１に従って所定処理の実行を経てキャ
ンセル信号を発行して、暴走監視要求後の正常動作を継
続する。また、ウオッチドッグタイマ３はタイマをリセ
ットする（ｓ１１０）。

【００２７】一方、キャンセル信号を受信できないまま
一定時間が経過すると、ウオッチドッグタイマ３は、暴
走検出信号を発行して退避・復帰コントロール回路１０
に送る（ｓ１１１）。退避・復帰コントロール回路１０
は、システムクロック停止信号を発行し（ｓ１１２）、
システムクロック供給回路１４は動作を停止する（ｓ１
１３）。これにより、ＣＰＵの動作が停止する。

【００２８】次に、退避・復帰コントロール回路１０
は、復帰信号を発行してスイッチゲート１５を開き（ｓ
１１４）、そのときの退避用メモリ９の値でＣＰＵのレ
ジスタ群５とＰＣ８の内容を置換する（ｓ１１５）。こ
のとき、ＣＰＵ７は停止しているので、置換したデータ
が破壊されることはない。続いて、システムクロック動
作信号を発行すると（ｓ１１６）、システムクロック供
給回路１４が再起動し（ｓ１１７）、演算部１は退避用
メモリ９から置換されたＰＣ８のアドレスと、レジスタ
群５の値を使用して再起動する（ｓ１１８）。

【００２９】これによれば、暴走後の復帰処理における
ＣＰＵのＰＣとレジスタ群には、暴走直前における正常
な値が設定されているので、効率のよい再起動が可能に
なる。さらに、本発明の他の実施例を説明する。

【００３０】

【実施例１】図３は、本発明の他の実施例によるマイコ
ンの構成を示す。図１と同等の構成要素には同一符号を
付している。

【００３１】本実施例では、ウォッチドッグタイマ３が
暴走を検出したときに、暴走フラグをセットする暴走検
出フラグ設定手段１２及びＣＰＵ７内の一時保持手段１
６を設けている。また、リセット回路１１はウォッチド
ッグタイマ３からの暴走検出信号により起動し、ＣＰＵ
７をリセットする。

【００３２】ＣＰＵ７はリセットされると、リセットル
ーチンが起動する。本例のリセットルーチンは、まず暴
走検出フラグのセットの有無を確認し、フラグがセット
されているとすると、このルーチンに組み込まれている
暴走処理プログラム６２を起動する。すなわち、演算部
１は暴走処理プログラム６２に従って復帰命令を出力す
る。この復帰命令を受けた退避・復帰コントロール回路
１０は、退避用メモリ９の値をレジスタ群５とプログラ
ムカウンタＰＣ８へ復帰させる。

【００３３】図４は、暴走検出機能の起動から復帰まで
の一連の動作を示すフローチャートである。ＣＰＵ７は
リセットされると初期状態からリセットルーチンを起動
する（ｓ２０１）。まず、演算部１は暴走検出フラグの
セットの有無を判定する（ｓ２０２）。フラグのセット
が無ければ、通常の初期設定が行われ（ｓ２０３）、正
常動作が開始されて順次プログラムを実行する（ｓ２０
４）。

【００３４】演算部１は必要時に、暴走監視プログラム
６１を起動してトリガ信号を発行し（ｓ２０５）、上記
例ｓ１０５〜ｓ１１１と同様な処理がｓ２０６〜ｓ２１
２まで行われる。すなわち、トリガ信号によるウオッチ
ドッグタイマ３と退避・復帰コントロール回路１０の動
作は同じである。

【００３５】一方、キャンセルなしに一定時間経過する
と、ウオッチドッグタイマ３が暴走検出信号を発行し
（ｓ２１２）、暴走検出フラグがセットされる（ｓ２１
３）。暴走検出フラグ１２がセットされると、このフラ
グ値は暴走信号としてリセット回路１１へ送られる。こ
のとき、暴走フラグのセット値は、ソフトウエアによっ
てフラグ一時保持手段１６にも取り込まれる。なお、本
例では、暴走信号は退避・復帰コントロール回路１０に
は送られない。

【００３６】リセット回路１１は暴走信号が入力される
と、ＣＰＵ７を強制的にリセットする（ｓ２０１）。Ｃ
ＰＵ７はリセットされると演算部１、レジスタ群５及び
ＰＣ８を初期値に設定する。但し、一時保持手段１６の
暴走検出フラグや退避用メモリ９はリセットされず、そ
の値を保持する。

【００３７】ＰＣ８が初期値に設定されると、プログラ
ムはリセットルーチンの最初からスタートし、まず、一
時保持手段１６における暴走検出フラグのセットの有無
をチェックする。暴走検出フラグがセットされている
と、暴走の復帰処理を行う。すなわち、演算部１は暴走
処理プログラム６１に従って、退避・復帰コントロール
回路１０へ復帰命令信号を送る（ｓ２１４）。復帰命令
を受信した退避・復帰コントロール回路１０は、復帰信
号を出力してスイッチゲート１５を開き、退避用メモリ
９に退避しておいたレジスタ群５の値とＰＣ８の値を復
帰させる（ｓ２１５）。これにより、ＣＰＵ７のＰＣ８
とレジスタ群５は、正常時の最後の値に置換されるの
で、ＣＰＵは暴走直前の状態に復帰して再起動し（ｓ２
１６）、演算部１の処理は正常状態に復帰する（ｓ２１
７）。

【００３８】本実施例例では、暴走後の正常状態への復
帰をソフトウエアによって行い、暴走後の再スタートを
暴走直前の正常状態から行うなど、所望の復帰処理をユ
ーザが選択できるようにしている。

【００３９】

【実施例２】図５は、他の実施例によるマイコンの構成
を示したものである。本例では、暴走後の正常状態への
復帰処理を、ハードウエアとソフトウエアの組み合わせ
によって行う。図１や図３と同等の構成要素には同一の
符号を付している。

【００４０】演算部１が暴走監視プログラム６１によ
り、トリガー信号を発行してウオッチドッグタイマ３、
退避・復帰コントロール回路１０を起動するまでは、上
記した二つの実施例の場合と同じである。

【００４１】暴走検出後に、退避・復帰コントロール回
路１０が行う復帰動作は、実施例１の場合と同様に、演
算部１が暴走処理プログラム６２に従って復帰命令を発
行して行われる。

【００４２】本実施例と実施例１の相違点は、暴走を認
知してから暴走処理プログラムを起動するまでの手段に
ある。実施例１ではＣＰＵを一旦リセットし、リセット
ルーチンに組み込まれた暴走処理プログラムを実行し
た。本実施例では暴走時に、ＣＰＵにリセットをかけ
ず、強制的にＰＣ８のアドレスをあるベクタへ飛ばすベ
クタ発生回路１３を設け、そのベクタアドレスに復帰命
令信号を発行する暴走処理プログラムを格納している。

【００４３】図６は、本実施例による暴走検出機能の起
動から復帰までの一連の動作示すフローチャートであ
る。ステップｓ３０１〜ｓ３１１までは、図２と同様の
処理となる。

【００４４】ウォッチドッグタイマ３が暴走検出信号を
ベクタ発生回路１３へ送ると、ベクタ発生回路１３は所
定のベクタアドレスを発生し（ｓ３１２）、ＰＣ８へセ
ットする（ｓ３１３）。暴走により不確定な値となって
いたＰＣ８は、強制的にベクタアドレスに置換され、ベ
クタアドレスへジャンプする（ｓ３１４）。このベクタ
アドレスは、ＲＯＭ６における暴走処理プログラム６２
の先頭アドレス示している。

【００４５】そこで、演算部１は暴走処理プログラム６
２を起動し、退避・復帰コントロール回路１０へ復帰命
令信号を送る。これ以後、退避・復帰コントロール回路
１０による復帰処理から演算部１の処理再開までのｓ３
１５〜ｓ３１８は図２と同じである。

【００４６】本実施例では、暴走検出後の復帰処理をベ
クタアドレスを発行してＰＣを強制的にベクタにジャン
プさせるハードウエアのベクタ発生回路と、ジャンプ先
のベクタアドレスに復帰命令信号を発行するプログラム
を設け、ＣＰＵの暴走時に暴走直前の状態から再スター
トさせることができる。

【００４７】本実施例によれば、暴走後の正常状態への
復帰をソフトウエアによって行い、暴走後の再スタート
を暴走直前の正常状態から行うなど、所望の復帰処理を
ユーザが選択できるようにしている。

【００４８】

【発明の効果】本発明によれば、ＣＰＵのＰＣやレジス
タの値を退避／復帰する独立の制御手段と記憶手段を有
し、暴走直前のＰＣやレジスタ群のデータを退避し、暴
走検出後の再スタート時にＰＣやレジスタ群の値を退避
データで置換して暴走直前の状態に復帰させるので、復
帰処理を迅速に行うことができ、暴走による悪影響を最
小限に抑え、マイコンの処理性を向上できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態によるマイクロコンピュー
タの構成図。

【図２】上記実施形態による暴走検出機能の起動から復
帰までの動作を示すフローチャート。

【図３】本発明の他の実施例によるマイクロコンピュー
タの構成図。

【図４】上記他の実施例による暴走検出機能の起動から
復帰までの動作を示すフローチャート。

【図５】本発明のさらに他の実施例によるマイクロコン
ピュータの構成図。

【図６】上記さらに他の実施例による暴走検出機能の起
動から復帰までの動作を示すフローチャート。

【図７】従来技術のマイクロコンピュータの構成図。

【符号の説明】

１…演算部、３…ウオッチドッグタイマ、５…レジスタ
群、６…ＲＯＭ、６１…暴走監視プログラム、６２…暴
走処理プログラム、７…ＣＰＵ、８…プログラムカウン
タ（ＰＣ）、９…退避用メモリ、１０…退避・復帰コン
トロール回路、１１…リセット回路、１２…暴走検出フ
ラグ設定手段、１３…ベクタ発生回路、１６…フラグ一
時保持手段。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 演算部、プログラムカウンタ（以下、Ｐ
   Ｃ）、複数のレジスタを有する中央処理装置（以下、Ｃ
   ＰＵ）、ＣＰＵにより実行されるプログラム等を格納す
   るＲＯＭ及びＣＰＵの暴走を検出するウオッチドッグ手
   段を備えたマイクロコンピュータにおいて、 ＣＰＵの正常状態を示すデータを退避させ、暴走検出後
   に退避データをＣＰＵに復帰させる制御手段と、前記退
   避データを記憶する退避用メモリを設けたことを特徴と
   するマイクロコンピュータ。
2. 【請求項２】 請求項１において、 前記制御手段は、前記ウォッチドッグ手段の起動時にＰ
   Ｃと複数のレジスタの値を退避し、暴走検出後に復帰さ
   せることを特徴とするマイクロコンピュータ。
3. 【請求項３】 請求項１または２において、 ＣＰＵにシステムクロックを供給するクロック供給手段
   を設け、暴走検出時の前記制御手段からの停止信号でシ
   ステムクロックを停止し、前記退避データの復帰後にシ
   ステムクロックを再開させることを特徴とするマイクロ
   コンピュータ。
4. 【請求項４】 請求項１または２において、 前記ウォッチドッグ手段の暴走検出によりセットされる
   暴走検出フラグ設定手段と、ＣＰＵを初期状態にリセッ
   トするリセット手段を設け、暴走検出によるリセット処
   理の開始後に前記暴走検出フラグの設定の有無をチエッ
   クし、フラグの有る場合に前記演算部はＲＯＭから読出
   した暴走処理プログラムを起動して前記制御手段に復帰
   命令を出力することを特徴とするマイクロコンピュー
   タ。
5. 【請求項５】 請求項１または２において、 前記ウォッチドッグ手段の暴走検出により所定のベクタ
   アドレスを発生してＰＣに強制的にセットするベクタ発
   生手段を設け、ＰＣにベクタアドレスがセットされたと
   きに前記演算部はＲＯＭのベクタアドレスから読出した
   暴走処理プログラムを起動して前記制御手段に復帰命令
   を出力することを特徴とするマイクロコンピュータ。
6. 【請求項６】 請求項１〜５のいずれか１項において、 ＣＰＵと前記退避用メモリ間の前記退避データの伝送線
   にスイッチゲートを設け、データの退避時と復帰時にの
   み、前記制御手段によって開動作させることを特徴とす
   るマイクロコンピュータ。
7. 【請求項７】 ＣＰＵの暴走を検出するウオッチドッグ
   手段を備えたマイクロコンピュータにおいて、 ＣＰＵの暴走直前の正常な処理状態を示すデータを退避
   し、暴走検出後に退避していたデータを復帰してＣＰＵ
   の再スタートを行うことを特徴とするマイクロコンピュ
   ータの暴走監視処理方法。
8. 【請求項８】 請求項７において、 前記データの退避は、前記ウォッチドッグ手段の起動時
   に行うことを特徴とするマイクロコンピュータの暴走監
   視処理方法。
9. 【請求項９】 請求項７または８において、 前記データの復帰は、暴走検出によるシステムクロック
   の停止後に行われ、該復帰後にシステムクロックの供給
   を再開することを特徴とするマイクロコンピュータの暴
   走監視処理方法。
10. 【請求項１０】 請求項７または８において、 前記データの復帰は、暴走検出によるＣＰＵのリセット
    後にＣＰＵから出力される復帰命令に基づいて行うこと
    を特徴とするマイクロコンピュータの暴走監視処理方
    法。
11. 【請求項１１】 請求項７または８において、 前記データの復帰は、暴走検出後にＣＰＵのＰＣを強制
    的に所定アドレスに移行させ、該所定アドレスに格納さ
    れている所定プログラムの処理により出力される復帰命
    令に基づいて行うことを特徴とするマイクロコンピュー
    タの暴走監視処理方法。