JPH0242520A - 停電処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は商用電源切断時に切断時の処理データをバッテ
リバックアップされたメモリに格納する停電処理回路に
関し、特に不意な電源切断を行っても実行中のデータを
確定してメモリに格納することのできる停電処理回路に
関する。

〔従来の技術〕

数値制御装置（ＣＮＣ）あるいはロボット装置では電源
切断後も、電源再投入後に必要な原点位置等を記憶して
おく必要がある。このためには、バブルメモリ等の不揮
発性メモリを使用するか、または半導体の揮発性メモリ
を使用して、これをバッテリバックアップする方法があ
る。近年では、記憶容量、速度、及びコストの面でより
有利な後者の半導体メモリによる記憶保持方法が広く採
用されている。

しかし、いずれの方法によっても商用電源切断時にメモ
リの供給電圧が所定値まで低下するまでの時間（約２ミ
リ秒）に実行中のデータを確定してメモリに格納しなけ
ればならず、この格納処理を行わせるために一定のシー
ケンスを有する停電処理回路が必要である。格納処理が
正常に行われないと、書き込み時はもちろん、読み込み
時においても現在処理中のデータは消滅するか不確定な
ものになって記憶されていたデータが消失し、電源再投
入後にそのまま動作を再開することが困難になる。

第４図に従来の停電処理回路を示す。図において、１は
商用電源であり、２は電源装置である。

３は商用電源切断時にメモリ（ＲＡＭ）に電源を供給す
るためのバッテリである。４はデータ保持用のＲＡＭで
ある。５は切り替え回路であり、ＲＡＭ４の供給電源の
切り替え及びＲＡＭ４の書き込み動作の制御信号を出力
する。６はプロセッサであり、７は切り替え回路５の制
御信号とプロセッサ６の制御信号の論理積をとってメモ
リ４の書き込み制御端子に信号を出力する論理回路であ
る。

オペレータが電源オフ釦を押して商用電源１を切断する
と、これに同期してプロセッサ６に信号Ｐｆが出力され
る。信号Ｐｆは電源断予告信号であり、この信号を受け
てプロセッサ６はＲＡＭ４に対して実行中のデータを確
定してＲＡＭ４に格納する処理を開始する。また、信号
Ｐｆの出力の所定時間後にＭｅ倍信号メモリ・イネーブ
ル信号）が電源装置２から切り替え回路５に出力される
。Ｍｅ倍信号電源装置２の出力電圧の低下を検出して出
力される信号である。切り替え回路５はＭｅ倍信号入力
すると、ＲＡＭ４のチップセレクト端子をハイレベルに
してＲＡＭ４をフローティング状態にする。また、これ
と同時にメモリ４の供給電源をバッテリに切り替えて停
電処理を終了している。

〔発明が解決しようとする課題〕

しかし、信号Ｐｆはオペレータがオフ釦を押すことによ
って出力される信号であるため、停電等の不意な電源切
断時には信号Ｐｆが出力されない。

従って、プロセッサ６による所定の格納処理が行われな
いまま、ＲＡＭ４がハードウェアによって強制的にゲー
トを閉じられる結果となり、電源再投入後のＲＡＭ４の
記憶内容が不確定となってしまう問題があった。

本発明はこのような点に鑑みてなされたものであり、特
に不意な電源切断を行っても実行中のデータを確定して
メモリに格納することのできる停電処理回路を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明では上記課題を解決するために、商用電源切断時
に実行中のデータを確定してバッテリバックアップされ
たメモリに格納する停電処理回路において、 電源装置からのメモリ・イネーブル信号を一定時間遅延
させる遅延回路と、 該遅延回路の信号によってメモリの供給電源を商用電源
からバッテリに切り替える切り替え回路と、 前記メモリ・イネーブル信号をプロセッサの割り込み信
号として使用し、該割り込み信号入力時より前記遅延時
間以内に、実行中のデータを確定してメモリに格納する
処理を行う制御手段と、を有することを特徴とする停電
処理回路が、提供される。

〔作用〕

電源が切断されると、プロセッサは電源から出力される
メモリ・イネーブル信号（Ｍｅ倍信号を割り込み信号と
して入力し、実行中のデータを確定してメモリに格納す
る。格納処理終了後にＭｅ倍信号遅延した信号によって
メモリのゲートを閉じフローティング状態として停電処
理を完了する。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例の停電処理回路の回路図であ
る。図において、１は商用電源である。

２は電源装置であり、商用電源１を入力して直流電圧Ｖ
ｄｃ　（＋５Ｖ）をメモリ及びプロセッサに供給する。

また、オペレータのオフ釦操作によって商用電源１が切
断されると、オフ釦操作に同期して信号Ｐｆ（ローアク
ティブ）を出力する。さらにこれとは別に、電源切断に
よる出力電圧の低下を検出して信号Ｍｅ（ローアクティ
ブ）を出力する。３は電源切断時にメモリに電源を供給
するバッテリであり、リチウム電池等が使用される。

４はメモリ（ＲＡＭ）であり、ＣＭＯＳの２５６にビッ
ト程度の記憶容量のＲＡＭが複数個使用される。

１０は停電処理回路である。１１及び１２は異種電源逆
流防止用ダイオードである。１３は切り替え回路であり
、後述する信号Ｍｅｄｌｙ２を入力してＲＡＭ４をフロ
ーティング状態にし、またＲＡＭ４の電源をバッテリ３
に切り替え、プロセッサへの電源供給を停止する。１４
は遅延回路であり、信号Ｍｅを入力して所定時間のワン
ショットパルス信号Ｍｅｄｌｙｌを出力する。１５は同
期回路であり、信号Ｍｅと信号Ｍｅｄｌｙｌを入力し、
さらにプロセッサ１６のクロック信号に同期させること
によって、信号Ｍｅと信号Ｍｅｄｌｙｌの論理和をとっ
た信号Ｍｅｄｌｙ２を出力する。クロック信号に同期さ
せる理由については後述する。

１６はプロセッサである。１７は論理回路であり、信号
Ｍｅと信号Ｐｆの論理和をプロセッサ１６に出力する。

１８はプロセッサの書き込み制御信号と信号Ｍｅｄｌｙ
２の論理積をとってＲＡＭ４の書き込み制御端子ＹＴ２
に入力する論理回路である。

商用電源１がオペレータのオフ釦操作によって切断され
ると信号Ｐｆが出力される。この信号が論理回路１７を
通してプロセッサ１６のＮＭＩ（Ｎｏｎ　Ｍａｓｋ　Ａ
ｂｌｅ　Ｉｎｔｅｒｒｕｐｔ）端子に割り込み要求信号
として入力され、プロセッサ１６は実行中のデータを確
定してＲＡＭ４に格納する処理を開始する。ＲＡＭ４に
格納する内容はフラグや実行中の軸位置のデータ等であ
る。また、停電等によって不意に商用電源１が切断され
た場合には信号Ｐｆは出力されないが、信号Ｍｅの出力
によってプロセッサ１６に割り込み要求信号が入力され
、この時点よりＲＡＭ４に対する所定の格納処理を開始
する。

一方、信号Ｍｅは遅延回路１４にも入力される。

なお、遅延回路１４の詳細については後述する。

遅延回路１４は信号Ｍｅの立ち下がりを捉えて論理回路
１５に所定時間のワンショットパルス信号Ｍｅｄｌｙｌ
を出力する。同期回路１５は信号Ｍｅと信号Ｍｅｄｌｙ
ｌとの論理和信号Ｍｅｄｌｙ２を出力する機能を有する
回路である。但し、信号Ｍｅと信号Ｍｅｄｌｙｌの単な
る論理和をとると、連続すべきそれぞれの信号の立ち上
がり及び立ち下がり時点に間隔が生じた場合にパルスノ
イズ（ヒゲ）が発生するので、これを防止するためにプ
ロセッサ１６のクロック信号を入力する同期式フリップ
フロップの構成として、信号Ｍｅより時間Ｔｄｌｙだけ
遅延された信号Ｍｅｄｌｙ２を出力している。

信号Ｍｅｄｌｙ２が出力された時点ではプロセッサ１６
のＲＡＭ４に対する確定データの格納は終了しており、
プロセッサ１６の書き込み制御信号はローレベルである
。従って、この書き込み制御信号と信号Ｍｅｄｌｙが論
理回路１８を通してＲＡＭ４の書き込み制御端子ＷＴ２
に入力され、ＲＡＭ４への書き込みが禁止される。

また切り替え回路１３は信号Ｍｅｄｌｙ２を入力して、
ＲＡＭ４のチップセレクト端子をハイレベルにすること
によってＲＡＭ４をフローティング状態にする。さらに
、切り替え回路１３はこの時点でＲＡＭ４の供給電源を
バッテリに切り替えると同時にプロセッサ１６への電源
供給を停止させて停電処理を完了する。

第２図は先に述べた遅延回路１４の詳細な回路図である
０図において、２１はタイマーである。

Ｒは抵抗であり、Ｖｃｃより抵抗Ｒを介して電源を供給
し、タイマー２１のＢ端子及びＣＬＲ端子をハイレベル
に固定している。２２は論理回路であり、信号Ｍｅをプ
ロセッサのクロック信号に同期させてフリップフロップ
２１のＡ端子に入力する。Ｒｔは抵抗、Ｃｔはコンデン
サである。タイマー２１のＡ端子に信号が入力されると
、抵抗ＲＬ及びコンデンサＣｔＯ値によって決定される
所定時間のワンショットパルスが信号Ｍｅｄｌｙｌとし
て出力される。

第３図は本発明の一実施例の停電処理回路のタイムチャ
ート図である。図において、ＲＡＭ４の電源電圧Ｖｃｃ
は、商用型ａ！１の入力による動作時は電源装置２の出
力電圧Ｖｄｃよりダイオード１１による電圧降下（０，
５〜０．６Ｖ）を差し引いた値となっており、バッテリ
３による動作時はバッテリ３の電圧Ｖｂａｔｌよりダイ
オード１２による電圧降下（０，５〜０．６Ｖ）を差し
引いた値（Ｖｂａｔ２）となっている。

信号Ｐｆは商用電源の投入と同時にハイレベルになり、
また電源装置２の出力電圧Ｖｄｃが所定のレベルに達し
た時点で信号Ｍｅ及び信号Ｍｅｄ１ｙ２がハイレベルに
なる。チップセレクト端子の入力信号８丁は信号Ｍｅｄ
ｌｙ２の変化に対応してローレベルとなり、プロセッサ
１６がＲＡＭ４に対してアクセス可能となる。

商用電源１が切断されると、これに同期して信号Ｐｆが
ローレベルとなる。但し、停電等の異常な切断の場合は
信号Ｐｆはここではローレベルとはならない。電圧Ｖｄ
ｃが所定レベルまで低下すると信号Ｍｅがローレベルに
なる。この時点よりプロセッサ１６は実行中のデータを
確定してＲＡＭ４に格納する処理を行う。さらに、時間
Ｔｄｌｙ後に信号Ｍ　ｅ　ｄ　ｌ　Ｖ　２がローレベル
となり、チップセレクト端子をハイレベルにしてＲＡＭ
４をフローティング状態にする。■ｄｌｙは商用電源１
の切断によって電圧Ｖｃｃが低下する最低電圧であるが
、この電圧はＲＡＭ４及びプロセッサ１６の動作可能な
電圧以上としている。信号Ｍｅｄ１ｙ２がローレベルに
なったことにより、さらに切り替え回路１３によってＲ
ＡＭ４の供給電圧をバッテリ３に切り替え、またプロセ
ッサ１６の電源供給を切るので、電圧Ｖｃｃは図に示す
ように電圧Ｖｄ１ｙより再び上昇し、一定値Ｖｂａｔ２
になる。

このように、プロセッサ１６のＲＡＭ４に対する確定デ
ータの格納処理は、正常な手順を経た電源切断時の場合
は信号Ｐｆの出力時より開始され、停電等の異常な電源
切断時には信号Ｍｅの出力時より開始され、時間’ｒｄ
ｔｙ以内に終了する。

〔発明の効果〕

以上説明したように本発明では、停電等の異常な電源切
断時においても、電源装置からのＭｅ倍信号よって実行
中のデータを確定してメモリに格納することができる。

従って、この停電処理回路を使用した数値制御装置ある
いはロボット装置等では異常な電源切断後の再起動時に
おいてもメモリに記憶された内容が確定されたものにな
るため、それらのデータを新たに設定し直す必要がなく
、再開動作が簡単にできる。

【図面の簡単な説明】

第１図は本発明の一実施例の停電処理回路の回路図、 第２図は遅延回路１４の詳細な回路図、第３図は本発明
の一実施例の停電処理回路のタイムチャート図、 第４図は従来の停電処理回路の回路図である。 １−・−・−一−−−−−−・−・商用電源２・−−−
−−−−一・−−−−ｍ−電源装置３−・−・−・−・
−・−・・バッテリ４−−−−・−・−−−−−・・Ｒ
ＡＭ１０−−−−−−−−・−・−・−停電処理回路１
３−・−・・・・・−−−−−・−切り替え回路１４・
−一−−−・−ｍ＝−−・−遅延回路１６・・−−−−
一−−・・−−−−−プロセッサＭｅ・−・・・−−−
−−−−−メモリアクセス可能信号Ｍ　ｅ　ｄ　］　ｙ
　２・−・−・−・−・−信号Ｍｅを遅延した信号’ｒ
ａｔｙ・−・−・−・−・・−遅延回路１４による遅延
時間 Ｐｆ・・−・−・−・−・電源断予告信号Ｖｄｃ−・−
−一−−−−−−−−−・電源装置２の出力電圧Ｖ　ｃ
　ｃ　・−−−−−−−−−−ＲＡ　Ｍ　４の電源電圧
特許出願人　ファナック株式会社 代理人　　　弁理士　　服部毅巖 第２図

Claims (2)

【特許請求の範囲】
1. （１）商用電源切断時に実行中のデータを確定してバッ
   テリバックアップされたメモリに格納する停電処理回路
   において、 電源装置からのメモリ・イネーブル信号を一定時間遅延
   させる遅延回路と、 該遅延回路の信号によってメモリの供給電源を商用電源
   からバッテリに切り替える切り替え回路と、 前記メモリ・イネーブル信号をプロセッサの割り込み信
   号として使用し、該割り込み信号入力時より前記遅延時
   間以内に、実行中のデータを確定してメモリに格納する
   処理を行う制御手段と、を有することを特徴とする停電
   処理回路。
2. （２）前記メモリはＣＭＯＳのＲＡＭ（ランダム・アク
   セス・メモリ）で構成されることを特徴とする特許請求
   の範囲第１項記載の停電処理回路。