JP3980680B2 - D−ramカード - Google Patents
D−ramカード Download PDFInfo
- Publication number
- JP3980680B2 JP3980680B2 JP08232196A JP8232196A JP3980680B2 JP 3980680 B2 JP3980680 B2 JP 3980680B2 JP 08232196 A JP08232196 A JP 08232196A JP 8232196 A JP8232196 A JP 8232196A JP 3980680 B2 JP3980680 B2 JP 3980680B2
- Authority
- JP
- Japan
- Prior art keywords
- card
- ram
- main body
- control circuit
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、D−RAMをカードに実装することで構成されるD−RAMカードに関する。
【0002】
【従来の技術】
最近、S−RAMをカードに実装することで構成されるS−RAMカードが使用されつつある。
【0003】
このS−RAMカードは、コンピュータ装置に着脱自在に装着されるメモリとして機能して、コンピュータ装置から外されると、データをそのまま保持して、フロッピィディスクのような形態で使用されている。
【0004】
S−RAMカードは、消費電力が小さいことから、カード電源としてバッテリを搭載すれば容易に実現でき、これから、最近広く使用されるようになってきたものである。
【0005】
【発明が解決しようとする課題】
しかしながら、S−RAMはメモリ容量が小さくコストも高いことから、S−RAMカードはメモリ容量が小さいとともに、コストが高くなるという欠点がある。
【0006】
これに対して、D−RAMはメモリ容量が大きくコストも安いことから、S−RAMの代わりにD−RAMをカードに実装していくことが考えられる。
しかしながら、D−RAMは消費電力が大きいことから、カード電源として使用するバッテリが大きなものとなり、そのままではカード化できないという問題点がある。
【0007】
本発明はかかる事情に鑑みてなされたものであって、D−RAMをカードに実装することで構成されるD−RAMカードの提供を目的とする。
【0008】
【課題を解決するための手段】
図1に本発明の原理構成を図示する。
図中、1は本発明により構成されるD−RAMカードである。
【0009】
この本発明のD−RAMカード1は、D−RAM10と、D−RAM10へのアクセスを制御するメモリ制御回路11と、カード電源として動作するバッテリ12と、本体から供給される電源か、バッテリ12から供給される電源のいずれか一方をカード電源として選択する選択手段13と、本体から供給される電源を監視することなどにより、カードが本体から離脱されているのか否かを検出する検出手段14と、D−RAM10をセルフリフレッシュモードに設定する設定手段15と、メモリ制御回路11への電源供給を切断する切断手段16とを備える。
ここで、設定手段15は、検出手段14による本体からの離脱検出時点より第1の遅延時間後に、トライステート構成の出力バッファ回路を介してD−RAMのCASラインをローレベルに設定する信号を出力する第1のゲート回路部と、検出手段14による本体からの離脱検出時点より、第1の遅延時間より長い第2の遅延時間後に、トライステート構成の出力バッファ回路を介してD−RAMのRASラインをローレベルに設定する信号を出力する第2のゲート回路部とを備えて、検出手段14が本体からの離脱を検出するときに、D−RAMをセルフリフレッシュモードに設定するという処理を行う。
【0010】
このように構成される本発明のD−RAMカード1では、選択手段13は、カードが本体に装着されるときには、本体から供給される電源をカード電源として選択し、カードが本体から離脱されるときには、バッテリ12から供給される電源をカード電源として選択する。
【0011】
このとき、設定手段15は、検出手段14によりカードが本体から離脱されていることが検出されると、D−RAM10をセルフリフレッシュモードに設定し、切断手段16は、検出手段14によりカードが本体から離脱されていることが検出されると、メモリ制御回路11への電源供給を切断する。
【0012】
このようにして、本発明によれば、カードが本体から離脱されるときには、D−RAM10を低消費電力のセルフリフレッシュモードに設定するとともに、通常のアクセス処理のときに使用するメモリ制御回路11への電源供給を切断する構成を採ることから、バッテリ12の電力消費が抑えられるようになるので、小型のD−RAMカード1を実現できるようになる。
【0013】
【発明の実施の形態】
以下、実施の形態に従って本発明を詳細に説明する。
図2に、本発明のD−RAMカード1の一実施例を図示する。
【0014】
この実施例のD−RAMカード1は、D−RAM20と、メモリ制御回路21と、セルフリフレッシュ制御回路22と、バッテリ23と、コンパレータ回路24と、第1のダイオード25と、第2のダイオード26と、スイッチ回路27とを備える。
【0015】
このメモリ制御回路21は、D−RAM20へのアクセス制御を実行するものであって、D−RAMカード1が本体と接続されているときに機能する。セルフリフレッシュ制御回路22は、コンパレータ回路24の出力信号に応答してD−RAM20をセルフリフレッシュモードに設定するものであって、D−RAMカード1が本体から離脱されているときに機能する。
【0016】
バッテリ23は、D−RAMカード1の電源として動作する。コンパレータ回路24は、本体から供給される電源の電圧レベルを基準値と比較することで、その電源が供給されているのか否かを検出して、その電源が供給されているときにはハイレベルを示し、供給されていないときにはローレベルを示すカード検出信号を出力する。
【0017】
第1のダイオード25は、本体から供給される電源を受け取る。第2のダイオード26は、バッテリ23から供給される電源を受け取る。この第1のダイオード25と第2のダイオード26の出力はワイヤードORされて、D−RAM20の電源端子に入力されるとともに、セルフリフレッシュ制御回路22/コンパレータ回路24/スイッチ回路27に供給される。
【0018】
スイッチ回路27は、第1のダイオード25と第2のダイオード26のワイヤードOR出力を入力信号として、カード検出信号がハイレベルを示すときに、その入力信号をメモリ制御回路21の電源端子に入力し、ローレベルを示すときに、その入力を遮断する。
【0019】
図3に、セルフリフレッシュ制御回路22の一実施例を図示する。
この図に示すように、セルフリフレッシュ制御回路22は、直列に接続される3つのバッファ回路30と、その後段に接続されて、制御端子にローレベルが入力されるときに入力信号をD−RAM20のRASラインに出力するトライステート構成の出力バッファ回路31とからなる第1の回路ライン40と、1つのバッファ回路32と、その後段に接続されて、制御端子にローレベルが入力されるときに入力信号をD−RAM20のCASラインに出力するトライステート構成の出力バッファ回路33とからなる第2の回路ライン41とで構成される。
【0020】
この構成に従って、セルフリフレッシュ制御回路22は、コンパレータ回路24がローレベルのカード検出信号を出力すると、図4に示すように、先ず最初に、D−RAM20のCASラインにローレベルを出力し、続いて、D−RAM20のRASラインにローレベルを出力することで、D−RAM20をセルフリフレッシュモードに設定するのである。
【0021】
なお、トライステート構成の出力バッファ回路31,33を使用するのは、メモリ制御回路21もまたD−RAM20のRASライン/CASラインを使用するから、それに影響を与えないためである。
【0022】
このように構成される本発明のD−RAMカード1では、カードが本体に装着されるときには、第1のダイオード25と第2のダイオード26のワイヤードORは、本体から供給される電源を出力し、コンパレータ回路24は、ハイレベルのカード検出信号を出力する。
【0023】
これを受けて、スイッチ回路27は、本体から供給される電源をメモリ制御回路21の電源端子に入力するので、メモリ制御回路21は、動作可能になって、本体からの指示に従ってD−RAM20をアクセスしていくとともに、D−RAM20をリフレッシュしていく。
【0024】
一方、カードが本体から離脱されるときには、第1のダイオード25と第2のダイオード26のワイヤードORは、バッテリ23から供給される電源を出力し、コンパレータ回路24は、ローレベルのカード検出信号を出力する。
【0025】
これを受けて、スイッチ回路27は、メモリ制御回路21の電源端子への電源供給を切断し、セルフリフレッシュ制御回路22は、図4で説明したように、先ず最初に、D−RAM20のCASラインにローレベルを出力し、続いて、D−RAM20のRASラインにローレベルを出力することで、D−RAM20をセルフリフレッシュモードに設定する。
【0026】
このようにして、本発明によれば、カードが本体から離脱されるときには、D−RAM20を低消費電力のセルフリフレッシュモードに設定するとともに、通常のアクセス処理のときに使用するメモリ制御回路21への電源供給を切断する構成を採ることから、バッテリ23の電力消費が抑えられるようになるので、小型のD−RAMカード1を実現できるようになる。
【0027】
図示実施例に従って本発明を説明したが、本発明はこれに限定されるものではない。例えば、実施例では、本体から供給される電源を監視することで、カードが本体から離脱されているのか否かを検出する構成を採ったが、小さなスイッチ等を使ってこれを検出するものでもよいのである。
【0028】
【発明の効果】
以上説明したように、本発明によれば、D−RAMをカードに実装することで構成されるD−RAMカードを実現できるようになる。このD−RAMカードは、S−RAMカードに比べて、メモリ容量が大きくコストも安いという大きなメリットを有している。
【図面の簡単な説明】
【図1】本発明の原理構成図である。
【図2】本発明の一実施例である。
【図3】セルフリフレッシュ制御回路の一実施例である。
【図4】セルフリフレッシュ制御回路の動作説明図である。
【符号の説明】
1 D−RAMカード
10 D−RAM
11 メモリ制御回路
12 バッテリ
13 選択手段
14 検出手段
15 設定手段
16 切断手段
Claims (2)
- D−RAMと、該D−RAMを制御するメモリ制御回路とをカードに実装することで構成されるD−RAMカードであって、
バッテリと、
カードが本体に装着されるときに、本体から供給される電源をカード電源として選択し、カードが本体から離脱されるときに、上記バッテリをカード電源として選択する選択手段と、
カードが本体から離脱されているか否かを検出する検出手段と、
上記検出手段による本体からの離脱検出時点より第1の遅延時間後に、トライステート構成の出力バッファ回路を介してD−RAMのCASラインをローレベルに設定する信号を出力する第1のゲート回路部と、上記検出手段による本体からの離脱検出時点より、上記第1の遅延時間より長い第2の遅延時間後に、トライステート構成の出力バッファ回路を介してD−RAMのRASラインをローレベルに設定する信号を出力する第2のゲート回路部とを備えて、上記検出手段が本体からの離脱を検出するときに、D−RAMをセルフリフレッシュモードに設定する設定手段と、
上記検出手段が本体からの離脱を検出するときに、上記メモリ制御回路への電源供給を切断する切断手段とを備えることを、
特徴とするD−RAMカード。 - 請求項1記載のD−RAMカードにおいて、
上記検出手段は、本体から供給される電源を監視することで、カードが本体から離脱されているか否かを検出することを、
特徴とするD−RAMカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08232196A JP3980680B2 (ja) | 1996-04-04 | 1996-04-04 | D−ramカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08232196A JP3980680B2 (ja) | 1996-04-04 | 1996-04-04 | D−ramカード |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09274792A JPH09274792A (ja) | 1997-10-21 |
JP3980680B2 true JP3980680B2 (ja) | 2007-09-26 |
Family
ID=13771309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08232196A Expired - Lifetime JP3980680B2 (ja) | 1996-04-04 | 1996-04-04 | D−ramカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3980680B2 (ja) |
-
1996
- 1996-04-04 JP JP08232196A patent/JP3980680B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09274792A (ja) | 1997-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5442794A (en) | Disable technique employed during low battery conditions within a portable computer system | |
US5343086A (en) | Automatic voltage detector control circuitry | |
US7516347B2 (en) | Electronic device having power-down mode and method of reducing power consumption | |
KR950033777A (ko) | 컴퓨터 시스템에서 전력 소모를 감소시키기 위한 방법 및 장치 | |
JP3980680B2 (ja) | D−ramカード | |
US20120311367A1 (en) | Circuit protection system and method | |
US5349586A (en) | Stand by control circuit | |
JPS6230442B2 (ja) | ||
US20050049818A1 (en) | Dynamic clock pulse adjusting device | |
US7839717B2 (en) | Semiconductor device with reduced standby failures | |
JP2001203324A (ja) | 集積回路およびその動作制御方法 | |
JP2000137644A (ja) | メモリ制御回路 | |
JPH06245396A (ja) | 車両バッテリー電源の電圧降下検出回路 | |
JP2692649B2 (ja) | 測定装置およびロジックアナライザ | |
JP2515152B2 (ja) | 電子回路 | |
KR20180018755A (ko) | 집적 회로 입력들 및 출력들 | |
JPH0572297A (ja) | 半導体集積回路 | |
JPH0580913A (ja) | キーボード装置 | |
CN111708290A (zh) | 集成电路的控制系统和集成电路 | |
JPH05143788A (ja) | メモリーカード | |
JP2000148311A (ja) | コンピュータの周辺機器接続制御装置 | |
JPS6047934A (ja) | 温度検出回路 | |
JPH0450679A (ja) | 半導体集積回路試験方法及び装置 | |
JPH0969026A (ja) | 情報処理装置用マウス | |
JPS63106025A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070628 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |