JP2000137644A - メモリ制御回路 - Google Patents
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 メモリ種別の自動識別を可能としながら高イ
ンピーダンス状態における論理不定状態を防止すること
ができる電力消費が少ないメモリ制御回路を提供するこ
と。 【解決手段】 バスホールド回路１３とメモリバス１５
の間に、スイッチ素子１３ａを設け、自動識別シーケン
ス実行中であることを示すレジスタ等の手段１４によ
り、メモリ自動識別シーケンス実行期間中、上記スイッ
チ素子１３ａをオフにしてバスホールド回路１３は無効
にし、それ以外の期間（通常動作時）はこのスイッチを
ＯＮにしてバスホールド回路を有効にする。なお、スイ
ッチ素子の代わりに、バスホールド回路１３の出力を３
Ｓｔａｔｅ出力で構成するようにしてもよい。また、バ
スホールド回路１３をメモリ素子に内蔵させても良い
し、メモリメモリコントローラ素子に内蔵させても良
い。
ンピーダンス状態における論理不定状態を防止すること
ができる電力消費が少ないメモリ制御回路を提供するこ
と。 【解決手段】 バスホールド回路１３とメモリバス１５
の間に、スイッチ素子１３ａを設け、自動識別シーケン
ス実行中であることを示すレジスタ等の手段１４によ
り、メモリ自動識別シーケンス実行期間中、上記スイッ
チ素子１３ａをオフにしてバスホールド回路１３は無効
にし、それ以外の期間（通常動作時）はこのスイッチを
ＯＮにしてバスホールド回路を有効にする。なお、スイ
ッチ素子の代わりに、バスホールド回路１３の出力を３
Ｓｔａｔｅ出力で構成するようにしてもよい。また、バ
スホールド回路１３をメモリ素子に内蔵させても良い
し、メモリメモリコントローラ素子に内蔵させても良
い。
Description
【０００１】
【発明の属する技術分野】本発明は、高インピーダンス
状態における論理不定を防止することができ、メモリの
種別を識別可能なメモリ制御回路に関する。
状態における論理不定を防止することができ、メモリの
種別を識別可能なメモリ制御回路に関する。
【０００２】
【従来の技術】図９はメモリシステムの一例を示すブロ
ック図である。同図において、メモリ１はメモリバスＢ
１を介してメモリコントローラ２に接続されており、メ
モリコントローラ２はメモリバスＢ２を介してＣＰＵ３
に接続されている。一般的にメモリ１０の入出力は多数
のメモリ素子やメモリコントロール回路等とメモリバス
を共有するため３Ｓｔａｔｅの回路形式になっている。
すなわち、入力、出力、開放（高インピーダンス状態）
を有する。メモリバスＢ１が低インピーダンス状態から
高インピーダンス状態に切り替わったとき、メモリバス
は接続されている素子の入出力容量や配線の浮遊容量Ｃ
等で電荷を保持しようとするが、リーク電流やプルダウ
ン抵抗Ｒ（またはプルアップ抵抗）により時間の経過と
ともに放電される。この放電時間（時定数）はバスに接
続される抵抗と容量の積で決まる。
ック図である。同図において、メモリ１はメモリバスＢ
１を介してメモリコントローラ２に接続されており、メ
モリコントローラ２はメモリバスＢ２を介してＣＰＵ３
に接続されている。一般的にメモリ１０の入出力は多数
のメモリ素子やメモリコントロール回路等とメモリバス
を共有するため３Ｓｔａｔｅの回路形式になっている。
すなわち、入力、出力、開放（高インピーダンス状態）
を有する。メモリバスＢ１が低インピーダンス状態から
高インピーダンス状態に切り替わったとき、メモリバス
は接続されている素子の入出力容量や配線の浮遊容量Ｃ
等で電荷を保持しようとするが、リーク電流やプルダウ
ン抵抗Ｒ（またはプルアップ抵抗）により時間の経過と
ともに放電される。この放電時間（時定数）はバスに接
続される抵抗と容量の積で決まる。
【０００３】この放電時間（時定数）が長すぎるとバス
に接続される回路の入力は論理不定の状態が長く続くこ
とになり入力回路の不安定動作を引き起こす。この時定
数を短くするためにはプルアップやプルダウン抵抗値を
小さくする必要があるが、消費電力が増加してしまう。
このため、消費電力の制約により十分に小さい抵抗値に
できないケースが多い。また、別のアプローチとしては
バスにバスホールド回路を接続し論理不定の状態を防止
する方法もある。
に接続される回路の入力は論理不定の状態が長く続くこ
とになり入力回路の不安定動作を引き起こす。この時定
数を短くするためにはプルアップやプルダウン抵抗値を
小さくする必要があるが、消費電力が増加してしまう。
このため、消費電力の制約により十分に小さい抵抗値に
できないケースが多い。また、別のアプローチとしては
バスにバスホールド回路を接続し論理不定の状態を防止
する方法もある。
【０００４】図１０はバスホールド回路の一例を示す図
である。バスホールド回路は例えば同図に示すように２
つのインバータ回路ＩＶ１，ＩＶ２を直列接続し、イン
バータ回路ＩＶ２の出力側からインバータ回路ＩＶ１の
入力側に抵抗を介してフィードバックを行ったものであ
る。入力端子ＩＮＰＵＴに接続されるドライバがハイレ
ベルを出力すると、インバータ回路ＩＶ２の出力もハイ
レベルを出力する。その後、入力端子ＩＮＰＵＴに接続
されるドライバがハイインピーダンス状態になると、ハ
イレベルを出力しているインバータ回路ＩＶ２の出力が
抵抗を介して入力端子ＩＮＰＵＴにフィードバックされ
ハイレベル状態に保たれる。また、同様に入力端子ＩＮ
ＰＵＴがいったんローレベルになった後でハイインピー
ダンスになった場合には、ローレベルが保持される。上
記バスホールド回路をメモリバスに接続すれば、メモリ
バスの論理不定の状態を防ぐことができる。
である。バスホールド回路は例えば同図に示すように２
つのインバータ回路ＩＶ１，ＩＶ２を直列接続し、イン
バータ回路ＩＶ２の出力側からインバータ回路ＩＶ１の
入力側に抵抗を介してフィードバックを行ったものであ
る。入力端子ＩＮＰＵＴに接続されるドライバがハイレ
ベルを出力すると、インバータ回路ＩＶ２の出力もハイ
レベルを出力する。その後、入力端子ＩＮＰＵＴに接続
されるドライバがハイインピーダンス状態になると、ハ
イレベルを出力しているインバータ回路ＩＶ２の出力が
抵抗を介して入力端子ＩＮＰＵＴにフィードバックされ
ハイレベル状態に保たれる。また、同様に入力端子ＩＮ
ＰＵＴがいったんローレベルになった後でハイインピー
ダンスになった場合には、ローレベルが保持される。上
記バスホールド回路をメモリバスに接続すれば、メモリ
バスの論理不定の状態を防ぐことができる。
【０００５】図１１はメモリシステムの動作波形を示す
図であり、同図（ａ）はバスホールド回路を使用しない
場合の動作、（ｂ）はバスホールド回路を使用した場合
の動作を示している。同図（ａ）に示すように、バスホ
ールド回路を使用しない場合には、メモリバスが低イン
ピーダンス状態から高インピーダンス状態に切り替わっ
たとき、前記したように素子の入出力容量や配線の浮遊
容量等に蓄積された電荷はリーク電流やプルダウン抵抗
またはプルアップ抵抗により時間の経過とともに放電さ
れ、しばらくの間、論理不定の状態となる。一方、バス
ホールド回路を使用すれば、同図（ｂ）に示すようにメ
モリバスが前の状態を保持され、論理不定の状態になる
のを防ぐことができる。
図であり、同図（ａ）はバスホールド回路を使用しない
場合の動作、（ｂ）はバスホールド回路を使用した場合
の動作を示している。同図（ａ）に示すように、バスホ
ールド回路を使用しない場合には、メモリバスが低イン
ピーダンス状態から高インピーダンス状態に切り替わっ
たとき、前記したように素子の入出力容量や配線の浮遊
容量等に蓄積された電荷はリーク電流やプルダウン抵抗
またはプルアップ抵抗により時間の経過とともに放電さ
れ、しばらくの間、論理不定の状態となる。一方、バス
ホールド回路を使用すれば、同図（ｂ）に示すようにメ
モリバスが前の状態を保持され、論理不定の状態になる
のを防ぐことができる。
【０００６】バスホールド回路は消費電力の増加が小さ
いため、一般的なバスには有効であるが、メモリバスに
は、ＦＰＭ−ＤＲＡＭ（ＦＰＭ：Fast Page Mode）とＥ
ＤＯ−ＤＲＡＭ（ＥＤＯ：Extend Data Out)の自動識別
ができなくなるため使用できない。ＥＤＯ−ＤＲＡＭは
ＦＰＭ−ＤＲＡＭよりサイクルタイムを短く設定でき高
速化が可能であるため、近年ＦＰＭ−ＤＲＡＭに代え一
般的に使用されるようになってきているが、ＦＰＭ−Ｄ
ＲＡＭとＥＤＯ−ＤＲＡＭではメモリからデータを読み
だす時の制御が若干異なる。
いため、一般的なバスには有効であるが、メモリバスに
は、ＦＰＭ−ＤＲＡＭ（ＦＰＭ：Fast Page Mode）とＥ
ＤＯ−ＤＲＡＭ（ＥＤＯ：Extend Data Out)の自動識別
ができなくなるため使用できない。ＥＤＯ−ＤＲＡＭは
ＦＰＭ−ＤＲＡＭよりサイクルタイムを短く設定でき高
速化が可能であるため、近年ＦＰＭ−ＤＲＡＭに代え一
般的に使用されるようになってきているが、ＦＰＭ−Ｄ
ＲＡＭとＥＤＯ−ＤＲＡＭではメモリからデータを読み
だす時の制御が若干異なる。
【０００７】図１２はＦＰＭ−ＤＲＡＭとＥＤＯ−ＤＲ
ＡＭの動作を説明する図である。同図に示すように、Ｆ
ＰＭ−ＤＲＡＭは／ＣＡＳ（カラムアドレスストロー
ブ）が立ち上がったとき、ＤＯＵＴ（データアウト）が
終わり（同図の）、ハイインピーダンスとなるが、Ｅ
ＤＯ−ＤＲＡＭは次の／ＣＡＳが立ち下がるまでＤＯＵ
Ｔ（データアウト）が続き（同図の）、／ＲＡＳ（ロ
ーアドレスストローブ）と／ＣＡＳが切れることにより
ハイインピーダンス状態となる。以上のようにＦＰＭ−
ＤＲＡＭとＥＤＯ−ＤＲＡＭではメモリからデータを読
みだす時の制御が若干異なるため、ＦＰＭ−ＤＲＡＭと
ＥＤＯ−ＤＲＡＭのどちらにも対応できるメモリシステ
ムを構築する場合には、ＰＯＳＴ（パワーオンセルフテ
スト）時にどちらのメモリが搭載されているか自動的に
識別することが一般的に行われている。
ＡＭの動作を説明する図である。同図に示すように、Ｆ
ＰＭ−ＤＲＡＭは／ＣＡＳ（カラムアドレスストロー
ブ）が立ち上がったとき、ＤＯＵＴ（データアウト）が
終わり（同図の）、ハイインピーダンスとなるが、Ｅ
ＤＯ−ＤＲＡＭは次の／ＣＡＳが立ち下がるまでＤＯＵ
Ｔ（データアウト）が続き（同図の）、／ＲＡＳ（ロ
ーアドレスストローブ）と／ＣＡＳが切れることにより
ハイインピーダンス状態となる。以上のようにＦＰＭ−
ＤＲＡＭとＥＤＯ−ＤＲＡＭではメモリからデータを読
みだす時の制御が若干異なるため、ＦＰＭ−ＤＲＡＭと
ＥＤＯ−ＤＲＡＭのどちらにも対応できるメモリシステ
ムを構築する場合には、ＰＯＳＴ（パワーオンセルフテ
スト）時にどちらのメモリが搭載されているか自動的に
識別することが一般的に行われている。
【０００８】この自動判別は、メモリリード後にＣＡＳ
信号が無効になった後、一定時間後にそのレベルが保持
されているかどうかで識別する。図１２に示したよう
に、ＥＤＯ−ＤＲＡＭではデータが保持されるが、ＦＰ
Ｍ−ＤＲＡＭではデータが保持されないため、この違い
を利用して判別が可能となる。図１３はＦＰＭ−ＤＲＡ
ＭとＥＤＯ−ＤＲＡＭの自動識別動作を説明する図であ
る。上記したように、ＦＰＭ−ＤＲＡＭは／ＣＡＳが立
ち下がったとき、配線の浮遊容量等に蓄積された電荷が
リーク電流やプルダウン抵抗またはプルアップ抵抗によ
り放電され、一定時間後にはローインピーダンス状態と
なる。一方、ＥＤＯ−ＤＲＡＭは、／ＣＡＳが立ち上が
ってもハイインピーダンス状態を保持する。したがって
図１３に示すように、／ＣＡＳが立ち上がってから一定
時間後の電圧レベルを識別することにより、ＦＰＭ−Ｄ
ＲＡＭとＥＤＯ−ＤＲＡＭの自動識別が可能となる。
信号が無効になった後、一定時間後にそのレベルが保持
されているかどうかで識別する。図１２に示したよう
に、ＥＤＯ−ＤＲＡＭではデータが保持されるが、ＦＰ
Ｍ−ＤＲＡＭではデータが保持されないため、この違い
を利用して判別が可能となる。図１３はＦＰＭ−ＤＲＡ
ＭとＥＤＯ−ＤＲＡＭの自動識別動作を説明する図であ
る。上記したように、ＦＰＭ−ＤＲＡＭは／ＣＡＳが立
ち下がったとき、配線の浮遊容量等に蓄積された電荷が
リーク電流やプルダウン抵抗またはプルアップ抵抗によ
り放電され、一定時間後にはローインピーダンス状態と
なる。一方、ＥＤＯ−ＤＲＡＭは、／ＣＡＳが立ち上が
ってもハイインピーダンス状態を保持する。したがって
図１３に示すように、／ＣＡＳが立ち上がってから一定
時間後の電圧レベルを識別することにより、ＦＰＭ−Ｄ
ＲＡＭとＥＤＯ−ＤＲＡＭの自動識別が可能となる。
【０００９】
【発明が解決しようとする課題】前記したように、プル
ダウン抵抗あるいはプルアップ抵抗を小さくすれば、論
理不定状態の期間を短くすることができるが、プルダウ
ン抵抗あるいはプルアップ抵抗を小さくすると、消費電
力が増加する。一方、バスホールド回路を用いれば、論
理不定の状態となるのを防ぐことができるが、バスホー
ルド回路を使用すると、ＦＰＭ−ＤＲＡＭとＥＤＯ−Ｄ
ＲＡＭのどちらのメモリを使用してもレベルが保持され
るためメモリ種別の自動識別が不可能となってしまう。
すなわち、図１４に示すように、バスホールド回路を用
いると、ＦＰＭ−ＤＲＡＭの場合も、／ＣＡＳが立ち上
がった後の状態は前の状態に保持されるため、／ＣＡＳ
が立ち上がってから一定時間後の電圧レベルはＦＰＭ−
ＤＲＡＭ、ＥＤＯ−ＤＲＡＭの場合で同じとなり、自動
識別が困難となる。
ダウン抵抗あるいはプルアップ抵抗を小さくすれば、論
理不定状態の期間を短くすることができるが、プルダウ
ン抵抗あるいはプルアップ抵抗を小さくすると、消費電
力が増加する。一方、バスホールド回路を用いれば、論
理不定の状態となるのを防ぐことができるが、バスホー
ルド回路を使用すると、ＦＰＭ−ＤＲＡＭとＥＤＯ−Ｄ
ＲＡＭのどちらのメモリを使用してもレベルが保持され
るためメモリ種別の自動識別が不可能となってしまう。
すなわち、図１４に示すように、バスホールド回路を用
いると、ＦＰＭ−ＤＲＡＭの場合も、／ＣＡＳが立ち上
がった後の状態は前の状態に保持されるため、／ＣＡＳ
が立ち上がってから一定時間後の電圧レベルはＦＰＭ−
ＤＲＡＭ、ＥＤＯ−ＤＲＡＭの場合で同じとなり、自動
識別が困難となる。
【００１０】本発明は上記した事情を考慮してなされた
ものであって、その目的とするところは、ＦＰＭ−ＤＲ
ＡＭとＥＤＯ−ＤＲＡＭの自動識別を可能としながら高
インピーダンス状態における論理不定状態を防止するこ
とができる低消費電力なメモリ制御回路を提供し、回路
の不安定動作を防止することである。
ものであって、その目的とするところは、ＦＰＭ−ＤＲ
ＡＭとＥＤＯ−ＤＲＡＭの自動識別を可能としながら高
インピーダンス状態における論理不定状態を防止するこ
とができる低消費電力なメモリ制御回路を提供し、回路
の不安定動作を防止することである。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成
図である。同図において、１１はメモリ、１２はメモリ
コントローラ、１３はバスホールド回路であり、バスホ
ールド回路１３とメモリバス１５の間に、例えば同図
（ａ）に示すようにスイッチ素子１３ａが設けられてい
る。そして、メモリ自動識別シーケンス実行期間中は上
記スイッチ素子１３ａをオフにしてバスホールド回路１
３を無効にし、それ以外の期間（通常動作時）はこのス
イッチをＯＮにしてバスホールド回路を有効にする。上
記スイッチ素子を制御するために、自動識別シーケンス
実行中であることを示すレジスタ等の手段１４を用意
し、このレジスタ等の出力をバスホールド回路１３の接
続／非接続を制御するための信号として使用すれば、バ
スホールド回路１３の無効／有効を制御することができ
る。上記構成とすることにより、メモリ自動識別シーケ
ンス実行期間中はバスホールド回路が無効となっている
ので、前記したようにメモリの種別を識別することがで
きる。また、通常動作中はバスホールド回路が有効にな
っているので、前記したように論理不定の状態が生ずる
ことがない。
図である。同図において、１１はメモリ、１２はメモリ
コントローラ、１３はバスホールド回路であり、バスホ
ールド回路１３とメモリバス１５の間に、例えば同図
（ａ）に示すようにスイッチ素子１３ａが設けられてい
る。そして、メモリ自動識別シーケンス実行期間中は上
記スイッチ素子１３ａをオフにしてバスホールド回路１
３を無効にし、それ以外の期間（通常動作時）はこのス
イッチをＯＮにしてバスホールド回路を有効にする。上
記スイッチ素子を制御するために、自動識別シーケンス
実行中であることを示すレジスタ等の手段１４を用意
し、このレジスタ等の出力をバスホールド回路１３の接
続／非接続を制御するための信号として使用すれば、バ
スホールド回路１３の無効／有効を制御することができ
る。上記構成とすることにより、メモリ自動識別シーケ
ンス実行期間中はバスホールド回路が無効となっている
ので、前記したようにメモリの種別を識別することがで
きる。また、通常動作中はバスホールド回路が有効にな
っているので、前記したように論理不定の状態が生ずる
ことがない。
【００１２】また、スイッチ素子を使用しない場合は、
図１（ｂ）に示すようにバスホールド回路の出力を３Ｓ
ｔａｔｅ出力で構成し、メモリ種別の自動識別シーケン
スを実行する期間中はバスホールド回路の出力をハイイ
ンピーダンスにし、それ以外の期間（通常動作時）はハ
イインピーダンス状態を解除することで、スイッチ素子
を使用する場合と同じ効果が得られる。単体のバスホー
ルド回路１３を図１の実線に示すようにメモリバス１５
に接続する代わりに、同図の点線で示すように、メモリ
素子に内蔵させても良いし、メモリメモリコントローラ
素子に内蔵させても良い。メモリ素子もしくはメモリコ
ントローラ素子に内蔵させることにより、バスホールド
回路のインバータ素子をメモリ素子もしくはメモリコン
トローラ素子と兼用することができるので、素子数を削
減することができる。
図１（ｂ）に示すようにバスホールド回路の出力を３Ｓ
ｔａｔｅ出力で構成し、メモリ種別の自動識別シーケン
スを実行する期間中はバスホールド回路の出力をハイイ
ンピーダンスにし、それ以外の期間（通常動作時）はハ
イインピーダンス状態を解除することで、スイッチ素子
を使用する場合と同じ効果が得られる。単体のバスホー
ルド回路１３を図１の実線に示すようにメモリバス１５
に接続する代わりに、同図の点線で示すように、メモリ
素子に内蔵させても良いし、メモリメモリコントローラ
素子に内蔵させても良い。メモリ素子もしくはメモリコ
ントローラ素子に内蔵させることにより、バスホールド
回路のインバータ素子をメモリ素子もしくはメモリコン
トローラ素子と兼用することができるので、素子数を削
減することができる。
【００１３】
【発明の実施の形態】図２は、本発明の第１の実施例の
メモリシステムの構成を示す図である。同図において、
１はメモリであり、メモリ１０はメモリバスＢ１を介し
てメモリコントローラ２に接続されており、メモリコン
トローラ２はメモリバスＢ２を介してＣＰＵ３に接続さ
れている。また、本実施例においては、メモリバスＢ１
にバスホールド回路４−１〜４−ｎが接続されている。
バスホールド回路４−１〜４−ｎは前記したようにスイ
ッチ素子を内蔵しており、該スイッチ素子は状態表示レ
ジスタ５の出力によりオン／オフする。
メモリシステムの構成を示す図である。同図において、
１はメモリであり、メモリ１０はメモリバスＢ１を介し
てメモリコントローラ２に接続されており、メモリコン
トローラ２はメモリバスＢ２を介してＣＰＵ３に接続さ
れている。また、本実施例においては、メモリバスＢ１
にバスホールド回路４−１〜４−ｎが接続されている。
バスホールド回路４−１〜４−ｎは前記したようにスイ
ッチ素子を内蔵しており、該スイッチ素子は状態表示レ
ジスタ５の出力によりオン／オフする。
【００１４】状態表示レジスタ５は、例えばＰＯＳＴ
（パワーオンセルフテスト）時等、メモリ種別の自動識
別シーケンス実行中に出力がローレベルとなるレジスタ
であり、既存のレジスタを使用してもよいし、この制御
のために別途設けてもよい。なお、図２では状態表示５
レジスタをＣＰＵに設けた場合について示しているが、
状態表示レジスタ５を同図の点線で示すようにメモリコ
ントローラ２に設けてもよい。
（パワーオンセルフテスト）時等、メモリ種別の自動識
別シーケンス実行中に出力がローレベルとなるレジスタ
であり、既存のレジスタを使用してもよいし、この制御
のために別途設けてもよい。なお、図２では状態表示５
レジスタをＣＰＵに設けた場合について示しているが、
状態表示レジスタ５を同図の点線で示すようにメモリコ
ントローラ２に設けてもよい。
【００１５】図３は本実施例のバスホールド回路とメモ
リ素子とメモリコントローラの接続を示す図である。同
図において、１−１，１−２はメモリ素子、２はメモリ
コントローラ、４はバスホールド回路、Ｂ１はメモリバ
スであり、バスホールド回路４にはスイッチ素子４ａが
設けられており、スイッチ素子４ａは前記した状態表示
レジスタ５の出力がローレベルになったとき０ＦＦ状態
となる。
リ素子とメモリコントローラの接続を示す図である。同
図において、１−１，１−２はメモリ素子、２はメモリ
コントローラ、４はバスホールド回路、Ｂ１はメモリバ
スであり、バスホールド回路４にはスイッチ素子４ａが
設けられており、スイッチ素子４ａは前記した状態表示
レジスタ５の出力がローレベルになったとき０ＦＦ状態
となる。
【００１６】図４、図５は本実施例の動作を示す波形図
であり、同図により本実施例におけるメモリ種別の自動
識別について説明する。 メモリ種別自動識別動作時 ＰＯＳＴ時等、メモリ種別を自動識別する際、図４に示
すように状態表示レジスタ５の出力はローレベルとな
る。このため、図３に示したバスホールド回路４のスイ
ッチ素子４ａはオフとなり、バスホールド回路４はメモ
リバスＢ１から切り離される。この状態では、ＦＰＭ−
ＤＲＡＭ、ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウ
ト）は図４に示すように変化する。
であり、同図により本実施例におけるメモリ種別の自動
識別について説明する。 メモリ種別自動識別動作時 ＰＯＳＴ時等、メモリ種別を自動識別する際、図４に示
すように状態表示レジスタ５の出力はローレベルとな
る。このため、図３に示したバスホールド回路４のスイ
ッチ素子４ａはオフとなり、バスホールド回路４はメモ
リバスＢ１から切り離される。この状態では、ＦＰＭ−
ＤＲＡＭ、ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウ
ト）は図４に示すように変化する。
【００１７】すなわち、ＦＰＭ−ＤＲＡＭの場合は、／
ＣＡＳが立ち下がったときハイハンピーダンス状態とな
り、／ＣＡＳが立ち上がったときハイインピーダンス状
態からリーク電流やプルダウン抵抗またはプルアップ抵
抗と浮遊容量等で定まる時定数でローインピダンス状態
に変化する。一方、ＥＤＯ−ＤＲＡＭの場合は、／ＣＡ
Ｓが立ち下がったときハイハンピーダンス状態となり、
その状態は／ＲＡＳが立ち上がるまで保持される。した
がって、同図に示すように／ＣＡＳの立ち上がり時点か
ら一定時間後のメモリバスの電圧レベルを検出すること
により、ＦＰＭ−ＤＲＡＭが搭載されているかＥＤＯ−
ＤＲＡＭが搭載されているかを自動識別することができ
る。
ＣＡＳが立ち下がったときハイハンピーダンス状態とな
り、／ＣＡＳが立ち上がったときハイインピーダンス状
態からリーク電流やプルダウン抵抗またはプルアップ抵
抗と浮遊容量等で定まる時定数でローインピダンス状態
に変化する。一方、ＥＤＯ−ＤＲＡＭの場合は、／ＣＡ
Ｓが立ち下がったときハイハンピーダンス状態となり、
その状態は／ＲＡＳが立ち上がるまで保持される。した
がって、同図に示すように／ＣＡＳの立ち上がり時点か
ら一定時間後のメモリバスの電圧レベルを検出すること
により、ＦＰＭ−ＤＲＡＭが搭載されているかＥＤＯ−
ＤＲＡＭが搭載されているかを自動識別することができ
る。
【００１８】 通常動作時 通常動作時には、図５に示すように状態表示レジスタ５
の出力はハイレベルとなり、図３に示したバスホールド
回路４のスイッチ素子４ａはオンとなる。このため、バ
スホールド回路４は有効となる。この状態では、図５に
示すように、／ＣＡＳが立ち下がったとき、ＦＰＭ−Ｄ
ＲＡＭ、ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウト）
は、ハイもしくはローインピーダンス状態となり、／Ｃ
ＡＳが立ち上がってもその状態を保持される。このた
め、論理不定の状態は生じない。以上のように、本実施
例においては、バスホールド回路にスイッチ素子を設
け、メモリ種別自動識別を行う場合は、上記スイッチ素
子をオフしてバスホールド回路を無効とし、それ以外の
期間（通常動作時）は上記スイッチ素子をオンにしてバ
スホールド回路を有効としているので、メモリ種別の識
別が可能となるとともに、通常動作時には、論理不定の
状態となるのを防止することができる。
の出力はハイレベルとなり、図３に示したバスホールド
回路４のスイッチ素子４ａはオンとなる。このため、バ
スホールド回路４は有効となる。この状態では、図５に
示すように、／ＣＡＳが立ち下がったとき、ＦＰＭ−Ｄ
ＲＡＭ、ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウト）
は、ハイもしくはローインピーダンス状態となり、／Ｃ
ＡＳが立ち上がってもその状態を保持される。このた
め、論理不定の状態は生じない。以上のように、本実施
例においては、バスホールド回路にスイッチ素子を設
け、メモリ種別自動識別を行う場合は、上記スイッチ素
子をオフしてバスホールド回路を無効とし、それ以外の
期間（通常動作時）は上記スイッチ素子をオンにしてバ
スホールド回路を有効としているので、メモリ種別の識
別が可能となるとともに、通常動作時には、論理不定の
状態となるのを防止することができる。
【００１９】図６は本発明の第２の実施例を示す図であ
リ、本実施例はバスホールド回路をメモリコントローラ
に内蔵した場合の実施例を示している。同図において、
１−１，１−２はメモリ素子、２はメモリコントローラ
であり、メモリコントローラ２の入力バッファ２ａには
並列にインバータ回路４ｂとスイッチ素子４ａの直列回
路が接続されており、上記入力バッファ２ａとインバー
タ回路４ｂおよびスイッチ素子４ａによりバスホールド
回路４を構成している。５は状態表示レジスタであり、
スイッチ素子４ａは前記した状態表示レジスタ５の出力
がローレベルになったとき０ＦＦ状態となる。また、Ｂ
１はメモリバスである。
リ、本実施例はバスホールド回路をメモリコントローラ
に内蔵した場合の実施例を示している。同図において、
１−１，１−２はメモリ素子、２はメモリコントローラ
であり、メモリコントローラ２の入力バッファ２ａには
並列にインバータ回路４ｂとスイッチ素子４ａの直列回
路が接続されており、上記入力バッファ２ａとインバー
タ回路４ｂおよびスイッチ素子４ａによりバスホールド
回路４を構成している。５は状態表示レジスタであり、
スイッチ素子４ａは前記した状態表示レジスタ５の出力
がローレベルになったとき０ＦＦ状態となる。また、Ｂ
１はメモリバスである。
【００２０】本実施例の動作は前記図４、図５で説明し
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４のスイッチ素子４
ａがオフとなりバスホールド回路４は無効となる。この
状態では、前記図４で説明したように、メモリ種別の自
動識別が可能となる。また、状態表示レジスタ５の出力
がハイレベルになると、バスホールド回路４のスイッチ
素子４ａはオンになり、バスホールド回路は有効とな
る。この状態では、前記図５で説明したように、バスホ
ールド回路により、ＦＰＭ−ＤＲＡＭ、ＥＤＯ−ＤＲＡ
ＭのＤＯＵＴ（データアウト）は状態が保持され、論理
不定状態となるのを防止することができる。
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４のスイッチ素子４
ａがオフとなりバスホールド回路４は無効となる。この
状態では、前記図４で説明したように、メモリ種別の自
動識別が可能となる。また、状態表示レジスタ５の出力
がハイレベルになると、バスホールド回路４のスイッチ
素子４ａはオンになり、バスホールド回路は有効とな
る。この状態では、前記図５で説明したように、バスホ
ールド回路により、ＦＰＭ−ＤＲＡＭ、ＥＤＯ−ＤＲＡ
ＭのＤＯＵＴ（データアウト）は状態が保持され、論理
不定状態となるのを防止することができる。
【００２１】図７は本発明の第３の実施例を示す図であ
り、本実施例は、バスホールド回路をメモリ素子に内蔵
させた実施例を示している。同図において、１−１，１
−２はメモリ素子であり、メモリ素子１−１，１−２の
入力バッファ１ａには並列にインバータ回路４ｂとスイ
ッチ素子４ａの直列回路が接続されており、上記入力バ
ッファ１ａとインバータ回路４ｂおよびスイッチ素子４
ａによりバスホールド回路４を構成している。そして、
スイッチ素子４ａは前記した状態表示レジスタ５の出力
がローレベルになったとき０ＦＦ状態となる。また、２
はメモリコントローラ、５は状態表示レジスタ、Ｂ１は
メモリバスである。
り、本実施例は、バスホールド回路をメモリ素子に内蔵
させた実施例を示している。同図において、１−１，１
−２はメモリ素子であり、メモリ素子１−１，１−２の
入力バッファ１ａには並列にインバータ回路４ｂとスイ
ッチ素子４ａの直列回路が接続されており、上記入力バ
ッファ１ａとインバータ回路４ｂおよびスイッチ素子４
ａによりバスホールド回路４を構成している。そして、
スイッチ素子４ａは前記した状態表示レジスタ５の出力
がローレベルになったとき０ＦＦ状態となる。また、２
はメモリコントローラ、５は状態表示レジスタ、Ｂ１は
メモリバスである。
【００２２】本実施例の動作は前記図４、図５で説明し
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４のスイッチ素子４
ａがオフとなりバスホールド回路４は無効となる。この
状態では、前記図４で説明したように、メモリ種別の自
動識別が可能となる。また、状態表示レジスタ５の出力
がハイレベルになると、バスホールド回路４のスイッチ
素子４ａはオンになり、バスホールド回路は有効とな
る。この状態では、前記図５で説明したように、バスホ
ールド回路により、ＦＰＭ−ＤＲＡＭ、ＥＤＯ−ＤＲＡ
ＭのＤＯＵＴ（データアウト）の状態が保持され、論理
不定状態となるのを防止することができる。以上のよう
に、本発明の第２、第３の実施例では、バスホールド回
路をメモリコントローラあるいはメモリ素子に内蔵させ
たので、第１の実施例に較べ素子数を少なくすることが
できる。
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４のスイッチ素子４
ａがオフとなりバスホールド回路４は無効となる。この
状態では、前記図４で説明したように、メモリ種別の自
動識別が可能となる。また、状態表示レジスタ５の出力
がハイレベルになると、バスホールド回路４のスイッチ
素子４ａはオンになり、バスホールド回路は有効とな
る。この状態では、前記図５で説明したように、バスホ
ールド回路により、ＦＰＭ−ＤＲＡＭ、ＥＤＯ−ＤＲＡ
ＭのＤＯＵＴ（データアウト）の状態が保持され、論理
不定状態となるのを防止することができる。以上のよう
に、本発明の第２、第３の実施例では、バスホールド回
路をメモリコントローラあるいはメモリ素子に内蔵させ
たので、第１の実施例に較べ素子数を少なくすることが
できる。
【００２３】図８は本発明の第４の実施例を示す図であ
り、本実施例は、バスホールド回路にスイッチ素子を設
ける代わりにバスホールド回路を３ｓｔａｔｅ出力とし
た実施例を示している。同図において、１−１，１−２
はメモリ素子、２はメモリコントローラ、４はバスホー
ルド回路、Ｂ１はメモリバスであり、バスホールド回路
４のインバータＩＶ２は３Ｓｔａｔｅの回路形式となっ
ている。そして、上記バスホールド回路４のインバータ
ＩＶ２は前記した状態表示レジスタ５の出力がローレベ
ルになったときハイインピーダンス状態となる。
り、本実施例は、バスホールド回路にスイッチ素子を設
ける代わりにバスホールド回路を３ｓｔａｔｅ出力とし
た実施例を示している。同図において、１−１，１−２
はメモリ素子、２はメモリコントローラ、４はバスホー
ルド回路、Ｂ１はメモリバスであり、バスホールド回路
４のインバータＩＶ２は３Ｓｔａｔｅの回路形式となっ
ている。そして、上記バスホールド回路４のインバータ
ＩＶ２は前記した状態表示レジスタ５の出力がローレベ
ルになったときハイインピーダンス状態となる。
【００２４】本実施例の動作は前記図４、図５で説明し
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４の３Ｓｔａｔｅの
インバータＩＶ２はハイインピーダンス状態となり、バ
スホールド回路４は無効となる。この状態では、前記図
４で説明したように、メモリ種別の自動識別が可能とな
る。また、状態表示レジスタ５の出力がハイレベルにな
ると、バスホールド回路４の３Ｓｔａｔｅのインバータ
ＩＶ２はローインピーダンス状態となり、バスホールド
回路は有効となる。この状態では、前記図５で説明した
ように、バスホールド回路により、ＦＰＭ−ＤＲＡＭ、
ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウト）の状態が
保持され、論理不定状態となるのを防止することができ
る。
た動作と同じであり、状態表示レジスタ５の出力がロー
レベルになると、バスホールド回路４の３Ｓｔａｔｅの
インバータＩＶ２はハイインピーダンス状態となり、バ
スホールド回路４は無効となる。この状態では、前記図
４で説明したように、メモリ種別の自動識別が可能とな
る。また、状態表示レジスタ５の出力がハイレベルにな
ると、バスホールド回路４の３Ｓｔａｔｅのインバータ
ＩＶ２はローインピーダンス状態となり、バスホールド
回路は有効となる。この状態では、前記図５で説明した
ように、バスホールド回路により、ＦＰＭ−ＤＲＡＭ、
ＥＤＯ−ＤＲＡＭのＤＯＵＴ（データアウト）の状態が
保持され、論理不定状態となるのを防止することができ
る。
【００２５】
【発明の効果】以上説明したように、本発明において
は、バスホールド回路を有効／無効にする手段を設け、
メモリ種別自動識別シーケンス実行中は、バスホールド
回路を無効にしているので、メモリ種別の自動識別を可
能としながら、高インピーダンス状態における論理不定
状態を防止することが低電力消費で実現することができ
る。
は、バスホールド回路を有効／無効にする手段を設け、
メモリ種別自動識別シーケンス実行中は、バスホールド
回路を無効にしているので、メモリ種別の自動識別を可
能としながら、高インピーダンス状態における論理不定
状態を防止することが低電力消費で実現することができ
る。
【図１】本発明の原理構成図である。
【図２】本発明の第１の実施例のメモリシステムの構成
を示す図である。
を示す図である。
【図３】第１の本実施例のバスホールド回路とメモリ素
子とメモリコントローラの接続を示す図である。
子とメモリコントローラの接続を示す図である。
【図４】本発明の第１〜第４の実施例の動作波形図であ
る。
る。
【図５】本発明の第１〜第４の実施例の動作波形図（続
き）である。
き）である。
【図６】本発明の第２の実施例を示す図である。
【図７】本発明の第３の実施例を示す図である。
【図８】本発明の第４の実施例を示す図である。
【図９】メモリシステムの一例を示すブロック図であ
る。
る。
【図１０】バスホールド回路の一例を示す図である。
【図１１】バスホールド回路を使用した場合と、使用し
ない場合の動作波形を示す図である。
ない場合の動作波形を示す図である。
【図１２】ＦＰＭ−ＤＲＡＭとＥＤＯ−ＤＲＡＭの動作
を説明する図である。
を説明する図である。
【図１３】ＦＰＭ−ＤＲＡＭとＥＤＯ−ＤＲＡＭの自動
識別動作を説明する図である。
識別動作を説明する図である。
【図１４】バスホールド回路を用いた場合のＦＰＭ−Ｄ
ＲＡＭとＥＤＯ−ＤＲＡＭの動作を説明する図である。
ＲＡＭとＥＤＯ−ＤＲＡＭの動作を説明する図である。
１，１１ メモリ ２，１２ メモリコントローラ ３ ＣＰＵ ４，１３ バスホールド回路 ４ａ スイッチ素子 ５ 状態表示レジスタ １５ メモリバス １４ メモリ種別自動識別中であることを示す手
段 Ｂ１ メモリバス
段 Ｂ１ メモリバス
Claims (6)
- 【請求項１】 搭載されているメモリ種別を自動的に識
別する機能を備えたシステムに使用されるメモリ制御回
路であって、 メモリ制御回路に、メモリバスの状態を保持するバスホ
ールド回路と、該バスホールド回路の有効／無効を制御
する手段を設け、 メモリ種別の自動識別時、バスホールド回路を無効とす
ることを特徴とするメモリ制御回路。 - 【請求項２】 メモリ種別の自動識別を実行している期
間中であるか否かを示す手段を備え、該手段によりバス
ホールド回路の有効／無効を制御することを特徴とする
請求項１のメモリ制御回路。 - 【請求項３】 バスホールド回路をメモリ素子とメモリ
コントローラ間を接続する信号線に接続したことを特徴
とする請求項１または請求項２のメモリ制御回路。 - 【請求項４】 バスホールド回路をメモリコントローラ
素子に内蔵させたことを特徴とする請求項１または請求
項２のメモリ制御回路。 - 【請求項５】 バスホールド回路をメモリ素子に内蔵さ
せたことを特徴とする請求項１または請求項２のメモリ
制御回路。 - 【請求項６】 バスホールド回路の接続／非接続を制御
するスイッチ素子もしくはバスホールド回路の出力をハ
イインピーダンス状態にする手段によりバスホールド回
路の有効／無効を制御することを特徴とする請求項１，
２，３，４または請求項５のメモリ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308375A JP2000137644A (ja) | 1998-10-29 | 1998-10-29 | メモリ制御回路 |
| KR1019990047009A KR20000047562A (ko) | 1998-10-29 | 1999-10-28 | 메모리 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308375A JP2000137644A (ja) | 1998-10-29 | 1998-10-29 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137644A true JP2000137644A (ja) | 2000-05-16 |
Family
ID=17980319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10308375A Withdrawn JP2000137644A (ja) | 1998-10-29 | 1998-10-29 | メモリ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000137644A (ja) |
| KR (1) | KR20000047562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698586B2 (en) | 2005-01-31 | 2010-04-13 | Samsung Electronics Co., Ltd. | System and apparatus for allowing data of a module in power saving mode to remain accessible |
| JP2012221444A (ja) * | 2011-04-14 | 2012-11-12 | Seiko Epson Corp | 回路、電子機器、及び画像処理装置 |
| US8384432B2 (en) | 2009-10-09 | 2013-02-26 | Elpida Memory, Inc. | Semiconductor device and information processing system including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100770749B1 (ko) * | 2006-07-11 | 2007-10-26 | 삼성전자주식회사 | 셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를이용한 방법 |
-
1998
- 1998-10-29 JP JP10308375A patent/JP2000137644A/ja not_active Withdrawn
-
1999
- 1999-10-28 KR KR1019990047009A patent/KR20000047562A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698586B2 (en) | 2005-01-31 | 2010-04-13 | Samsung Electronics Co., Ltd. | System and apparatus for allowing data of a module in power saving mode to remain accessible |
| US8384432B2 (en) | 2009-10-09 | 2013-02-26 | Elpida Memory, Inc. | Semiconductor device and information processing system including the same |
| US9225331B2 (en) | 2009-10-09 | 2015-12-29 | Ps4 Luxco S.A.R.L. | Semiconductor device and information processing system including the same |
| JP2012221444A (ja) * | 2011-04-14 | 2012-11-12 | Seiko Epson Corp | 回路、電子機器、及び画像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047562A (ko) | 2000-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |