KR20000047562A - 메모리 제어 회로 - Google Patents

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KR20000047562A
KR20000047562A KR1019990047009A KR19990047009A KR20000047562A KR 20000047562 A KR20000047562 A KR 20000047562A KR 1019990047009 A KR1019990047009 A KR 1019990047009A KR 19990047009 A KR19990047009 A KR 19990047009A KR 20000047562 A KR20000047562 A KR 20000047562A
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도사까마사끼
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 메모리 종별의 자동 식별을 가능하게 하면서 고임피던스 상태에서의 논리 부정 상태를 방지할 수 있는 전력 소비가 적은 메모리 제어 회로를 제공하기 위한 것이다.
버스 홀드 회로(13)와 메모리 버스(15) 사이에, 스위치 소자(13a)를 설치하고, 자동 식별 시퀀스 실행중인 것을 나타내는 레지스터등의 수단(14)에 의해, 메모리 자동 식별 시퀀스 실행 기간 중, 상기 스위치 소자(13a)를 오프로 하여 버스 홀드 회로(13)는 무효로 하고, 그 외의 기간(통상 동작시)은 이 스위치를 ON으로 하여 버스 홀드 회로를 유효로 한다. 또, 스위치 소자대신에, 버스 홀드 회로(13)의 출력을 3상태 출력으로 구성하도록 해도 좋다. 또한, 버스 홀드 회로(13)를 메모리 소자에 내장시켜도 되고, 메모리 컨트롤러 소자에 내장시켜도 된다.

Description

메모리 제어 회로{A CIRCUIT FOR CONTROLLING A MEMORY}
본 발명은, 고임피던스 상태에서의 논리 부정을 방지할 수 있고, 메모리의 종별을 식별 가능한 메모리 제어 회로에 관한 것이다.
도 9는 메모리 시스템의 일례를 나타내는 블럭도이다. 상기 도면에서, 메모리(1)는 메모리 버스 B1을 통해 메모리 컨트롤러(2)에 접속되어 있고, 메모리 컨트롤러(2)는 메모리 버스 B2를 통해 CPU(3)에 접속되어 있다.
일반적으로 메모리(10)의 입출력은 다수의 메모리 소자나 메모리 컨트롤 회로등과 메모리 버스를 공유하기 때문에 3상태의 회로 형식으로 되어 있다. 즉, 입력, 출력, 개방(고임피던스 상태)을 갖는다.
메모리 버스 B1이 저임피던스 상태로부터 고임피던스 상태로 전환했을 때, 메모리 버스는 접속되어 있는 소자의 입출력 용량이나 배선의 부유 용량 C등으로 전하를 유지하고자 하지만, 누설 전류나 풀 다운 저항 R(또는 풀업 저항)에 의해 시간의 경과와 함께 방전된다. 이 방전 시간(시상수)은 버스에 접속되는 저항과 용량의 곱으로 결정된다.
이 방전 시간(시상수)이 지나치게 길면 버스에 접속되는 회로의 입력은 논리 부정의 상태가 오래 지속되어 입력 회로의 불안정 동작을 야기한다.
이 때 상수를 짧게 하기 위해서는 풀업이나 풀 다운 저항치를 작게 할 필요가 있지만, 소비 전력이 증가해 버린다. 이 때문에, 소비 전력의 제약때문에 충분히 작은 저항치로 할 수 없는 경우가 많다.
또한, 별도의 방법으로서는 버스에 버스 홀드 회로를 접속하여 논리 부정의 상태를 방지하는 방법도 있다.
도 10은 버스 홀드 회로의 일례를 나타낸 도면이다. 버스 홀드 회로는 예를 들면 상기 도면에 도시된 바와 같이 2개의 인버터 회로 IV1, IV2를 직렬 접속하고, 인버터 회로 IV2의 출력측으로부터 인버터 회로 IV1의 입력측에 저항을 통해 피드백을 행한 것이다. 입력 단자 INPUT에 접속되는 드라이버가 하이 레벨을 출력하면, 인버터 회로 IV2의 출력도 하이 레벨을 출력한다. 그 후, 입력 단자 INPUT에 접속되는 드라이버가 하이 임피던스 상태가 되면, 하이 레벨을 출력하고 있는 인버터 회로 IV2의 출력이 저항을 통해 입력 단자 INPUT에 피드백되어 하이 레벨 상태로 유지된다. 또한, 마찬가지로 입력 단자 INPUT가 일단 로우 레벨이 된 후에 하이 임피던스가 된 경우에는, 로우 레벨이 유지된다. 상기 버스 홀드 회로를 메모리 버스에 접속하면, 메모리 버스의 논리 부정의 상태를 막을 수 있다.
도 11은 메모리 시스템의 동작 파형을 나타낸 도면이고, 상기 도 11의 (a)은 버스 홀드 회로를 사용하지 않은 경우의 동작, (b)은 버스 홀드 회로를 사용한 경우의 동작을 나타내고 있다. 상기 도 11의 (a)에 도시된 바와 같이, 버스 홀드 회로를 사용하지 않은 경우에는, 메모리 버스가 저임피던스 상태로부터 고임피던스 상태로 전환했을 때, 상기된 바와 같이 소자의 입출력 용량이나 배선의 부유 용량등에 축적된 전하는 누설 전류나 풀 다운 저항 또는 풀업 저항에 의해 시간의 경과와 함께 방전되고, 잠시동안 논리 부정의 상태가 된다.
한편, 버스 홀드 회로를 사용하면, 상기 도 11의 (b)에 도시된 바와 같이 메모리 버스가 전의 상태를 유지하고, 논리 부정의 상태가 되는 것을 막을 수 있다.
버스 홀드 회로는 소비 전력의 증가가 작기 때문에, 일반적인 버스에는 유효하지만, 메모리 버스에는, FPM-DRAM(FPM : Fast Page Mode)과 EDO - DRAM(EDO : Extend Data Out)의 자동 식별을 할 수 없게 되기 때문에 사용할 수 없다.
EDO-DRAM은 FPM-DRAM으로부터 사이클 타임을 짧게 설정할 수 있어 고속화가 가능하기 때문에, 최근 FPM-DRAM을 바꿔 일반적으로 사용되도록 되어 있지만, FPM-DRAM과 EDO-DRAM에서는 메모리로부터 데이타를 판독할 때의 제어가 약간 다르다.
도 12는 FPM-DRAM과 EDO-DRAM의 동작을 설명하는 도면이다. 상기 도면에 도시된 바와 같이, FPM-DRAM은 /CAS(컬럼 어드레스 스트로브)가 상승했을 때, DOUT(데이타 아웃)가 끝나고(상기 도면의 ①), 하이 임피던스가 되지만, EDO-DRAM은 다음 /CAS가 강하할 때까지 DOUT(데이타 아웃)가 계속되고(상기 도면의 ②), /RAS(로우 어드레스 스트로브)와 /CAS가 끊어짐에 따라 하이 임피던스 상태가 된다.
이상과 같이 FPM-DRAM과 EDO-DRAM에서는 메모리로부터 데이타를 판독할 때의 제어가 약간 다르기 때문에, FPM-DRAM과 EDO-DRAM의 어느 쪽에도 대응할 수 있는 메모리 시스템을 구축하는 경우에는, POST(파워 온 셀프-테스트)시에 어느쪽의 메모리가 탑재되어 있는지 자동적으로 식별하는 것이 일반적으로 행해지고 있다.
이 자동 판별은, 메모리 리드 후에 CAS 신호가 무효가 된 후, 일정 시간후에 그 레벨이 유지되는지의 여부로 식별한다.
도 12에 도시된 바와 같이, EDO-DRAM에서는 데이타가 유지되지만, FPM-DRAM에서는 데이타가 유지되지 않기 때문에, 이 차이를 이용하여 판별이 가능해진다.
도 13은 FPM-DRAM과 EDO-DRAM의 자동 식별 동작을 설명하는 도면이다.
상기된 바와 같이, FPM-DRAM은 /CAS가 강하했을 때, 배선의 부유 용량등에 축적된 전하가 누설 전류나 풀 다운 저항 또는 풀업 저항에 의해 방전되고, 일정 시간 후에는 로우임피던스 상태가 된다. 한편, EDO-DRAM은, /CAS가 상승해도 하이 임피던스 상태를 유지한다.
따라서 도 13에 도시된 바와 같이, /CAS가 상승하고나서 일정 시간 후의 전압 레벨을 식별함으로써, FPM-DRAM과 EDO-DRAM의 자동 식별이 가능해진다.
상기된 바와 같이, 풀다운 저항 또는 풀업 저항을 작게 하면, 논리 부정 상태의 기간을 짧게 할 수 있지만, 풀다운 저항 또는 풀업 저항을 작게 하면, 소비 전력이 증가한다.
한편, 버스 홀드 회로를 이용하면, 논리 부정의 상태가 되는 것을 막을 수 있지만, 버스 홀드 회로를 사용하면, FPM-DRAM과 EDO-DRAM 중 어느 한 메모리를 사용해도 레벨이 유지되기 때문에 메모리 종별의 자동 식별이 불가능해진다.
즉, 도 14에 도시된 바와 같이 버스 홀드 회로를 이용하면, FPM-DRAM의 경우도, /CAS가 상승한 후의 상태는 앞의 상태로 유지되기 때문에, /CAS가 상승하고나서 일정 시간 후의 전압 레벨은 FPM-DRAM, EDO-DRAM의 경우에 동일해지고, 자동 식별이 곤란해진다.
본 발명은 상기된 사정을 고려하여 이루어진 것으로서, 그 목적으로 하는 점은, FPM-DRAM과 EDO-DRAM의 자동 식별을 가능하게 하면서 고임피던스 상태에서의 논리 부정 상태를 방지할 수 있는 저소비 전력인 메모리 제어 회로를 제공하고, 회로의 불안정 동작을 방지하는 것이다.
도 1은 본 발명의 원리 구성도이다. 상기 도면에서, 참조 번호(11)는 메모리, 참조 번호(12)는 메모리 컨트롤러, 참조 번호(13)는 버스 홀드 회로이고, 버스 홀드 회로(13)와 메모리 버스(15) 사이에, 예를 들면 상기 도 1(a)에 도시된 바와 같이 스위치 소자(13a)가 설치된다. 그리고, 메모리 자동 식별 시퀀스 실행 기간중에는 상기 스위치 소자(13a)를 오프로 하여 버스 홀드 회로(13)를 무효로 하고, 그 외의 기간(통상 동작시)은 이 스위치를 ON으로 하여 버스 홀드 회로를 유효로 한다.
상기 스위치 소자를 제어하기 위해, 자동 식별 시퀀스 실행중인 것을 나타내는 레지스터등의 수단(14)을 준비하고, 이 레지스터등의 출력을 버스 홀드 회로(13)의 접속/비접속을 제어하기 위한 신호로서 사용하면, 버스 홀드 회로(13)의 무효/유효를 제어할 수 있다.
상기 구성으로 함에 따라, 메모리 자동 식별 시퀀스 실행 기간중에는 버스 홀드 회로가 무효가 되므로, 상기된 바와 같이 메모리의 종별을 식별할 수 있다. 또한, 통상 동작중에는 버스 홀드 회로가 유효해지므로, 상기된 바와 같이 논리 부정의 상태가 생기는 일이 없다.
또한, 스위치 소자를 사용하지 않은 경우에는, 도 1(b)에 도시된 바와 같이 버스 홀드 회로의 출력을 3상태 출력으로 구성하고, 메모리 종별의 자동 식별 시퀀스를 실행하는 기간 중에는 버스 홀드 회로의 출력을 하이 임피던스로 하고, 그 외의 기간(통상 동작시)은 하이 임피던스 상태를 해제함으로써, 스위치 소자를 사용하는 경우와 동일한 효과를 얻을 수 있다.
단체의 버스 홀드 회로(13)를 도 1의 실선으로 나타낸 바와 같이 메모리 버스(15)에 접속하는 것 대신에, 상기 도면의 점선으로 나타낸 바와 같이, 메모리 소자에 내장시켜도 좋고, 메모리 컨트롤러 소자에 내장시켜도 좋다.
메모리 소자 또는 메모리 컨트롤러 소자에 내장시킴에 따라, 버스 홀드 회로의 인버터 소자를 메모리 소자 또는 메모리 컨트롤러 소자와 겸용할 수 있으므로, 소자수를 삭감할 수 있다.
도 1은 본 발명의 원리 구성도.
도 2는 본 발명의 제1 실시예의 메모리 시스템의 구성을 도시한 도면.
도 3은 제1의 본 실시예의 버스 홀드 회로와 메모리 소자와 메모리 컨트롤러의 접속을 나타내는 도면.
도 4는 본 발명의 제1∼제4 실시예의 동작 파형도.
도 5는 본 발명의 제1∼제4 실시예의 동작 파형도(계속).
도 6은 본 발명의 제2 실시예를 나타내는 도면.
도 7은 본 발명의 제3 실시예를 나타내는 도면.
도 8은 본 발명의 제4 실시예를 나타내는 도면.
도 9는 메모리 시스템의 일례를 나타내는 블럭도.
도 10은 버스 홀드 회로의 일례를 나타내는 도면.
도 11은 버스 홀드 회로를 사용한 경우와, 사용하지 않은 경우의 동작 파형을 나타내는 도면.
도 12는 FPM-DRAM과 EDO-DRAM의 동작을 설명하는 도면.
도 13은 FPM-DRAM과 EDO-DRAM의 자동 식별 동작을 설명하는 도면.
도 14는 버스 홀드 회로를 사용한 경우의 FPM-DRAM과 EDO-DRAM의 동작을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 메모리
2, 12 : 메모리 컨트롤러
3 : CPU
4, 13 : 버스 홀드 회로
4a : 스위치 소자
5 : 상태 표시 레지스터
15 : 메모리 버스
14 : 메모리 종별 자동 식별 중인 것을 나타내는 수단
B1 : 메모리 버스
도 2는, 본 발명의 제1 실시예의 메모리 시스템의 구성을 나타낸 도면이다. 상기 도 4에서, 참조 번호(1)는 메모리이고, 메모리(10)는 메모리 버스 B1을 통해 메모리 컨트롤러(2)에 접속되어 있고, 메모리 컨트롤러(2)는 메모리 버스 B2를 통해 CPU3에 접속되어 있다.
또한, 본 실시예에서는 메모리 버스 B1에 버스 홀드 회로(4-1∼4-n)가 접속되어 있다. 버스 홀드 회로(4-1∼4-n)는 상기된 바와 같이 스위치 소자를 내장하고 있고, 상기 스위치 소자는 상태 표시 레지스터(5)의 출력에 의해 온/오프한다.
상태 표시 레지스터(5)는, 예를 들면 POST(파워온 셀프-테스트) 시등, 메모리 종별의 자동 식별 시퀀스 실행 중에 출력이 로우 레벨이 되는 레지스터이고, 기존의 레지스터를 사용해도 좋고, 이 제어를 위해 별도로 설치해도 좋다. 또, 도 2에서는 상태 표시(5) 레지스터를 CPU에 설치한 경우에 대해 나타내고 있지만, 상태 표시 레지스터(5)를 상기 도면의 점선으로 나타낸 바와 같이 메모리 컨트롤러(2)에 설치해도 좋다.
도 3은 본 실시예의 버스 홀드 회로와 메모리 소자와 메모리 컨트롤러의 접속을 나타낸 도면이다.
상기 도면에서, 참조 번호(1-1, 1-2)는 메모리 소자, 참조 번호(2)는 메모리 컨트롤러, 참조 번호(4)는 버스 홀드 회로, B1은 메모리 버스이고, 버스 홀드 회로(4)에는 스위치 소자(4a)가 설치되어 있고, 스위치 소자(4a)는 상기된 상태 표시 레지스터(5)의 출력이 로우 레벨이 되었을 때 OFF 상태가 된다.
도 4, 도 5는 본 실시예의 동작을 나타내는 파형도이고, 상기 도면에 의해 본 실시예에서의 메모리 종별의 자동 식별에 대해 설명한다.
① 메모리 종별 자동 식별 동작시
POST 시 등, 메모리 종별을 자동 식별할 때, 도 4에 도시된 바와 같이 상태 표시 레지스터(5)의 출력은 로우 레벨이 된다. 이 때문에, 도 3에 도시된 버스 홀드 회로(4)의 스위치 소자(4a)는 오프가 되고, 버스 홀드 회로(4)는 메모리 버스 B1로부터 분리된다.
이 상태에서는, FPM-DRAM, EDO-DRAM의 DOUT(데이타 아웃)는 도 4에 도시된 바와 같이 변화한다.
즉, FPM-DRAM의 경우는, /CAS가 강하했을 때 하이 임피던스 상태가 되고, /CAS가 상승했을 때 하이 임피던스 상태로부터 누설 전류나 풀 다운 저항 또는 풀업 저항과 부유 용량등으로 정해지는 시상수로 로우 임피던스 상태로 변화한다.
한편, EDO-DRAM의 경우는, /CAS가 강하했을 때 하이 임피던스 상태가 되고, 그 상태는 /RAS가 상승할 때까지 유지된다.
따라서, 상기 도면에 도시된 바와 같이 /CAS의 수직 상승 시점으로부터 일정시간 후의 메모리 버스의 전압 레벨을 검출함에 따라, FPM-DRAM이 탑재되어 있던지 EDO-DRAM이 탑재되어 있는지를 자동 식별할 수 있다.
② 통상 동작시
통상 동작시에는, 도 5에 도시된 바와 같이 상태 표시 레지스터(5)의 출력은 하이 레벨이 되고, 도 3에 도시된 버스 홀드 회로(4)의 스위치 소자(4a)는 온이 된다. 이 때문에, 버스 홀드 회로(4)는 유효가 된다.
이 상태에서는, 도 5에 도시된 바와 같이, /CAS가 강하했을 때, FPM-DRAM, EDO-DRAM의 DOUT (데이타 아웃)는, 하이 또는 로우 임피던스 상태가 되고, /CAS가 상승해도 그 상태를 유지된다. 이 때문에, 논리 부정의 상태는 생기지 않는다.
이상과 같이, 본 실시예에서는 버스 홀드 회로에 스위치 소자를 설치하고, 메모리 종별 자동 식별을 행하는 경우는, 상기 스위치 소자를 오프하여 버스 홀드 회로를 무효로 하고, 그 외의 기간(통상 동작시)은 상기 스위치 소자를 온으로 하여 버스 홀드 회로를 유효로 하고 있으므로, 메모리 종별의 식별이 가능해짐과 동시에, 통상 동작시에는, 논리 부정의 상태가 되는 것을 방지할 수 있다.
도 6은 본 발명의 제2 실시예를 나타내는 도면으로, 본 실시예는 버스 홀드 회로를 메모리 컨트롤러에 내장한 경우의 실시예를 나타내고 있다.
상기 도면에서, 참조 번호(1-1, 1-2)는 메모리 소자, 참조 번호(2)는 메모리 컨트롤러이고, 메모리 컨트롤러(2)의 입력 버퍼(2a)에는 병렬로 인버터 회로(4b)와 스위치 소자(4a)의 직렬 회로가 접속되어 있고, 상기 입력 버퍼(2a)와 인버터 회로(4b) 및 스위치 소자(4a)에 의해 버스 홀드 회로(4)를 구성하고 있다. 참조 번호(5)는 상태 표시 레지스터이고, 스위치 소자(4a)는 상기된 상태 표시 레지스터(5)의 출력이 로우 레벨이 되었을 때 OFF 상태가 된다. 또한, B1은 메모리 버스이다.
본 실시예의 동작은 상기 도 4, 도 5에서 설명한 동작과 동일하고, 상태 표시 레지스터(5)의 출력이 로우 레벨이 되면, 버스 홀드 회로(4)의 스위치 소자(4a)가 오프가 되어 버스 홀드 회로(4)는 무효로 된다. 이 상태에서는, 상기 도 4에서 설명한 바와 같이, 메모리 종별의 자동 식별이 가능해진다.
또한, 상태 표시 레지스터(5)의 출력이 하이 레벨이 되면, 버스 홀드 회로(4)의 스위치 소자(4a)는 온이 되고, 버스 홀드 회로는 유효로 된다.
이 상태에서는, 상기 도 5에서 설명된 바와 같이, 버스 홀드 회로에 의해, FPM-DRANI, EDO-DRAM의 DOUT(데이타 아웃)는 상태가 유지되고, 논리 부정 상태가 되는 것을 방지할 수 있다.
도 7은 본 발명의 제3 실시예를 나타내는 도면이고, 본 실시예는 버스 홀드 회로를 메모리 소자에 내장시킨 실시예를 나타내고 있다.
상기 도면에서, 참조 번호(1-1, 1-2)는 메모리 소자이고, 메모리 소자(1-1, 1-2)의 입력 버퍼(1a)에는 병렬로 인버터 회로(4b)와 스위치 소자(4a)의 직렬 회로가 접속되어 있고, 상기 입력 버퍼(1a)와 인버터 회로(4b) 및 스위치 소자(4a)에 의해 버스 홀드 회로(4)를 구성하고 있다. 그리고, 스위치 소자(4a)는 상기된 상태 표시 레지스터(5)의 출력이 로우 레벨이 되었을 때 OFF 상태가 된다.
또한, 참조 번호(2)는 메모리 컨트롤러, 참조 번호(5)는 상태 표시 레지스터, 참조 번호(B1)는 메모리 버스이다.
본 실시예의 동작은 상기 도 4, 도 5에서 설명한 동작과 동일하고, 상태 표시 레지스터(5)의 출력이 로우 레벨이 되면, 버스 홀드 회로(4)의 스위치 소자(4a)가 오프가 되어 버스 홀드 회로(4)는 무효로 된다. 이 상태에서는, 상기 도 4에서 설명한 바와 같이, 메모리 종별의 자동 식별이 가능해진다.
또한, 상태 표시 레지스터(5)의 출력이 하이 레벨이 되면, 버스 홀드 회로(4)의 스위치 소자(4a)는 온이 되고, 버스 홀드 회로는 유효로 된다.
이 상태에서는, 상기 도 5에서 설명된 바와 같이, 버스 홀드 회로에 의해, FPM-DRAM, EDO-DRAM의 DOUT(데이타 아웃)의 상태가 유지되고, 논리 부정 상태가 되는 것을 방지할 수 있다.
이상과 같이, 본 발명의 제2, 제3 실시예에서는, 버스 홀드 회로를 메모리 컨트롤러 또는 메모리 소자에 내장시켰으므로, 제1 실시예에 비교하여 소자수를 적게 할 수 있다.
도 8은 본 발명의 제4 실시예를 나타내는 도면이고, 본 실시예는 버스 홀드 회로에 스위치 소자를 설치하는 대신에 버스 홀드 회로를 3상태 출력으로 한 실시예를 나타내고 있다.
상기 도면에서, 참조 번호(1-1, 1-2)는 메모리 소자, 참조 번호(2)는 메모리 컨트롤러, 참조 번호(4)는 버스 홀드 회로, 참조 번호(B1)는 메모리 버스이고, 버스 홀드 회로(4)의 인버터 IV2는 3상태의 회로 형식으로 되어 있다. 그리고, 상기 버스 홀드 회로(4)의 인버터 IV2는 상기된 상태 표시 레지스터(5)의 출력이 로우 레벨이 되었을 때 하이 임피던스 상태가 된다.
본 실시예의 동작은 상기 도 4, 도 5에서 설명한 동작과 동일하고, 상태 표시 레지스터(5)의 출력이 로우 레벨이 되면, 버스 홀드 회로(4)의 3상태의 인버터 IV2는 하이 임피던스 상태가 되고, 버스 홀드 회로(4)는 무효로 된다. 이 상태에서는, 상기 도 4에서 설명된 바와 같이, 메모리 종별의 자동 식별이 가능해진다.
또한, 상태 표시 레지스터(5)의 출력이 하이 레벨이 되면, 버스 홀드 회로(4)의 3상태의 인버터 IV2는 로우 임피던스 상태가 되고, 버스 홀드 회로는 유효로 된다.
이 상태에서는, 상기 도 5에서 설명된 바와 같이, 버스 홀드 회로에 의해, FPM-DRAM, EDO-DRAM의 DOUT(데이타 아웃)의 상태가 유지되고, 논리 부정 상태가 되는 것을 방지할 수 있다.
이상 설명된 바와 같이, 본 발명에서는 버스 홀드 회로를 유효/무효로 하는 수단을 설치하고, 메모리 종별 자동 식별 시퀀스 실행 중에는 버스 홀드 회로를 무효로 하므로, 메모리 종별의 자동 식별을 가능하게 하면서, 고임피던스 상태에서의 논리 부정 상태를 방지하는 것을 저전력 소비로 실현할 수 있다.

Claims (6)

  1. 탑재되어 있는 메모리 종별(種別)을 자동적으로 식별하는 기능을 구비한 시스템에 사용되는 메모리 제어 회로에 있어서,
    메모리 제어 회로에, 메모리 버스의 상태를 유지하는 버스 홀드 회로와, 상기 버스 홀드 회로의 유효/무효를 제어하는 수단을 설치하고,
    메모리 종별의 자동 식별시, 버스 홀드 회로를 무효로 하는
    것을 특징으로 하는 메모리 제어 회로.
  2. 제1항에 있어서,
    메모리 종별의 자동 식별을 실행하고 있는 기간 중인지의 여부를 나타내는 수단을 구비하고, 상기 수단에 의해 버스 홀드 회로의 유효/무효를 제어하는 것을 특징으로 하는 메모리 제어 회로.
  3. 제1항 또는 제2항에 있어서,
    버스 홀드 회로를 메모리 소자와 메모리 컨트롤러사이를 접속하는 신호선에 접속한 것을 특징으로 하는 메모리 제어 회로.
  4. 제1항 또는 제2항에 있어서,
    버스 홀드 회로를 메모리 컨트롤러 소자에 내장시킨 것을 특징으로 하는 메모리 제어 회로.
  5. 제1항 또는 제2항에 있어서,
    버스 홀드 회로를 메모리 소자에 내장시킨 것을 특징으로 하는 메모리 제어 회로.
  6. 제1항, 제2항, 제3항, 제4항, 또는 제5항에 있어서,
    버스 홀드 회로의 접속/비접속을 제어하는 스위치 소자 또는 버스 홀드 회로의 출력을 하이 임피던스 상태로 하는 수단에 의해 버스 홀드 회로의 유효/무효를 제어하는
    것을 특징으로 하는 메모리 제어 회로.
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