JP5732991B2 - 回路及び電子機器 - Google Patents
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Description
求されている。例えば、通常の動作を行う通常モードと、一部の動作を停止した省電力モ
ードとを有する電子機器がある。省電力動作のための一方法として、例えば、電子機器の
主要な要素であるSoC(System on Chip)、ASIC(Application Specific Integra
ted Circuit)、LSI(Large Scale Integration)などに設けられた複数のデバイス(
例えば、CPU、RAM、ROM、各種の処理回路など)を複数のブロックに区分けし、
一部のブロックの電源をOFFにする方法が知られている。
り開始したりする方法が記載されている。
ックに、上記の各種デバイスをどのように配置するかによって、電子機器の回路規模や省
電力の程度は異なってくる。
ことを目的とする。
PHYにより制御される外部メモリーと接続し、通常モード及び省電力モードで動作可能
な回路であって、省電力モードにおいて電源オフされる第一ブロック及び電源オフされな
い第二ブロックを含み、前記第一ブロックに、メモリーコントローラーに対するリクエス
トを調停する調停回路を備え、前記第二ブロックに、前記メモリーコントローラーと、メ
モリーPHYと、前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力
モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、
を備える、ことを特徴とする。
第一CPU及び所定の処理を行う複数の処理回路を備える、ことを特徴としてもよい。
外部リクエスト又は内部リクエストの発生を監視し、外部リクエスト又は内部リクエスト
が発生した場合、通常モードへの復帰処理を開始する、ことを特徴としてもよい。
をオンし、省電力モードにおいて前記第一ブロックの電源をオフする電源供給部と接続さ
れ、前記第二CPUは、省電力モード中に外部リクエスト又は内部リクエストが発生した
場合、前記電源供給部に前記第一ブロックの電源オンを指示する、ことを特徴としてもよ
い。
フレッシュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに
送る、ことを特徴としてもよい。
力モードへの移行要求があった場合、前記第二CPUに通知を行い、前記第二CPUは、
前記第一CPUからの通知を受けて、省電力モードへの移行処理を開始する、ことを特徴
としてもよい。
る。もちろん、電子機器は、プリンターに限られず、例えば、複合機、コピー機、スキャ
ナーなど画像処理装置であってもよい。また、画像処理装置に限られず、他の種類の電子
機器であってもよい。
る。
行う装置である。プリンター1は、例えば、レーザー方式のページプリンターである。も
ちろん、インクジェット方式やシリアルプリンターであってもよい。
の印刷を行う印刷エンジン60と、各種情報の表示やユーザー操作の入力受付などを行う
操作パネル70とを備える。プリンター1は、通常モードと省電力モードとで動作可能で
ある。
路であるSoC20と、SoC20へ電源供給を行う電源供給ユニット30と、各種プロ
グラムやデータを揮発的に記憶するSDRAM(Synchronous DRAM)40と、各種プログ
ラムやデータを不揮発的に記憶するフラッシュROMなどのROM50とを備える。
Mである。また、SDRAM40は、セルフリフレッシュ機能を有する。SDRAM40
は高速に動作するため、後述するように、SDRAM40に対するアクセス制御は、メモ
リーコントローラーと、当該メモリーコントローラーとは分離したメモリーPHY(Phys
ical Interface)と、SSTL I/O(Stub Series Termination logic I/O)とによ
り実現される。
に印刷を行うユニットである。印刷エンジン60は、例えば、トナーカートリッジ、感光
体ドラム、レーザー光照射機構、転写機構、紙送り機構、給排紙機構などを有するレーザ
ー方式のエンジンである。もちろん、印刷エンジン60は、レーザー方式に限られず、イ
ンクジェット方式であってもよい。
ネル70は、例えば、液晶ディスプレイ(Liquid Crystal Display)や有機ELディスプ
レイ(Electro-Luminescence Display)などのディスプレイと、入力装置として機能する
タッチパネル、ハードスイッチ等を備える。
説明したのであって、上記に限られない。また、一般的なプリンターが備える他の構成を
排除するものではない。例えば、SoC20は、一以上のASICで構成されていてもよ
い。
ベル保持セル204と、メモリーコントローラー203と、サブCPU205と、電源管
理回路206と、ネットワークI/F(インターフェイス)207と、USB I/F2
08と、外部I/F209と、メモリーPHY211と、SSTL I/O212とを備
える。
常時(通常モードと省電力モードにおいて)電源がONされるブロックBとを有する。S
oC20の各デバイスは、ブロックAとブロックBに分離して配置されている。ブロック
Aには、メインCPU201と、処理回路202と、調停回路213とが含まれる。ブロ
ックBには、メモリーコントローラー203と、サブCPU205と、電源管理回路20
6と、ネットワークI/F(インターフェイス)207と、USB I/F208と、外
部I/F209と、メモリーPHY211と、SSTL I/O212とが含まれる。
Aに対して電源の供給を行ったり停止したりする。すなわち、電源OFF enable
信号が入力されている間は、ブロックAへの電源を停止し、電源OFF enable信
号が停止した場合は、ブロックAへの電源を供給する。電源供給ユニット30は、ブロッ
クBに対しては、通常モードにおいても省電力モードにおいても常時電源を供給する。
する演算装置である。メインCPU201は、基本的にプリンター1が通常モードの場合
に動作する。メインCPU201は、メモリーコントローラー203を介してSDRAM
40にアクセスすることができる。
求があったか否かを監視する。例えば、ネットワークI/F207、USB I/F20
8、及び外部I/F209のいずれからもリクエストが入力されない状態が所定時間継続
した場合に、省電力モードへ移行すべきと判定することができる。また、例えば、操作パ
ネル70を介して省電力モードへの移行を指示するユーザーの操作があった場合に、省電
力モードへ移行すべきと判定することができる。省電力モードへの移行要求があった場合
、その旨をサブCPU205に通知する。
示されているが、複数個設けられている。処理回路202は、例えば、各種の画像処理や
データ処理などを行う回路である。処理回路202は、メモリーコントローラー203を
介してSDRAM40にアクセスすることができる。
ー203へのリクエストを調停する。
する機能を実現する演算装置である。サブCPU205は、基本的には、プリンター1が
通常モードにおいても省電力モードにおいても動作する。サブCPU205は、メモリー
コントローラー203を介してSDRAM40アクセスすることができる。
があった場合、移行処理を開始する。すなわち、メモリーコントローラー203に指示し
て所定のコマンドを発行させ、SDRAM40をセルフリフレッシュ状態に移行させる。
メインCPU201が、SDRAM40をセルフリフレッシュ状態に移行させるようにし
てもよい。また、サブCPU205は、電源管理回路206に指示して、電源供給ユニッ
ト30に対して電源OFF enable信号を出力させる。このようにして、プリンタ
ー1は、省電力モードに移行する。
らのリクエスト又はプリンター1の内部からのリクエストを監視する。外部リクエストは
、例えば、ネットワークI/F207、USB I/F208、及び外部I/F209の
いずれから受信される。内部リクエストは、例えば、タイマー(ブロックAに含まれない
)による割り込みなどである。
。すなわち、電源管理回路206に指示して、電源供給ユニット30に対する電源OFF
enable信号の出力を停止させる。また、サブCPU205は、メモリーコントロ
ーラー203に指示して所定のコマンドを発行させ、SDRAM40をセルフリフレッシ
ュ状態から通常アクセス状態に移行させる。このようにして、プリンター1は、省電力モ
ードから通常モードに移行する(復帰する)。
メモリーコントローラー203は、メインCPU201、処理回路202等のマスターか
らのリクエストを、調停回路213及び信号レベル保持セル204を介して受け付け、該
リクエストに対応するコマンドを生成し、メモリーPHY211に出力する。また、サブ
CPU205、ネットワークI/F207、USB I/F208、外部I/F209等
からのリクエストを受け付け、該リクエストに対応するコマンドを生成し、メモリーPH
Y211に出力する。
Y211は、例えば、メモリーコントローラー203から出力された信号の位相制御、タ
イミング制御等を行ってSDRAM40に出力する。
RAM40に対して高速かつ低信号振幅で信号を転送するためのインターフェイス回路で
ある。
源管理回路206は、サブCPU205の指示に従って、電源供給ユニット30に対する
電源OFF enable信号の出力を開始又は停止する。
し、データの送受信を制御するインターフェイス回路である。USB I/F208は、
USBホストと接続し、USBによるデータの送受信を制御するインターフェイス回路で
ある。外部I/F209は、ROM50、操作パネル70等の装置とのデータの送受信を
制御するインターフェイス回路である。これらの回路は、外部からのリクエストを受信し
た場合、サブCPU205に通知する。
ックAから出力される全ての信号をそれぞれ所定のレベル(ハイ又はロウ)に固定する。
本実施形態では、調停回路213からの出力信号は、ブロックBの各種デバイスが誤動作
しないように、例えば、メモリーコントローラー203に信号が入力されないように、所
定のレベルに固定される。メモリーコントローラー203に信号が入力されなければ、S
DRAM40がセルフリフレッシュ状態を維持できる。また、各種入出力信号は、ブロッ
クBからブロックAへ又は逆に電流が流れないように、それぞれ所定のレベルに固定され
る。なお、信号レベル保持セル204は、通常モード時には、各種入出力信号をそのまま
通す。
のであって、上記に限られない。また、一般的なSoCが備える他の構成を排除するもの
ではない。例えば、SoC20は、一以上のデバイスを含むASICを有していてもよい
。
説明する。
の配置(本実施形態)と、図4の配置とを考える。なお、ここでは、主な構成要素として
、メインCPU、処理回路群、メモリーコントローラー、及びメモリーPHYを例に挙げ
る。
びメモリーPHYは、ブロックBに配置される。図3の配置(本実施形態)では、メイン
CPU、処理回路群、及び調停回路は、ブロックAに配置され、メモリーコントローラー
、及びメモリーPHYは、ブロックBに配置される。図4の配置では、メインCPU、処
理回路群、調停回路、及びメモリーコントローラーは、ブロックAに配置され、メモリー
PHYは、ブロックBに配置される。
図である。
モリーコントローラー203との間に、信号レベル保持セル204が設けられる。信号レ
ベル保持セル204は、調停回路213からの出力信号に対応してセルを有する。そして
、例えば、省電力モード時にメモリーコントローラー203に想定外の信号が入力されな
いように、出力信号を所定のレベルに固定する。
PU201及び複数の処理回路202と調停回路213間の信号よりも少ない。また、調
停回路213の出力信号は、メインCPU201及び複数の処理回路202の数が増えて
も増加しない(あるいは増加するとしても増加量が小さくて済む)。従って、信号レベル
保持セル204のセルも増加しない(あるいは増加するとしても増加量が小さくて済む)
。また、調停回路213の出力信号は、メモリーコントローラー203からの各出力信号
(例えば、制御信号、データ信号、設定信号等)よりも少ない。
係わらず、その数よりも少ない調停回路213からの出力信号の数に応じて、信号レベル
保持セルを設ければよい。そのため、図4の配置と比べて、回路規模が小さくなる。また
、メインCPU201、各処理回路202、及び調停回路213が、ブロックAに配置さ
れているため、従来の配置と比べて、省電力性が高い。
ロック図である。
Bに含まれるメモリーPHY211との間に、信号レベル保持セル204が設けられる。
信号レベル保持セル204は、メモリーコントローラー203からの各出力信号(例えば
、制御信号、データ信号、設定信号等)に対応してセルを有する。そして、例えば、省電
力モード時にSDRAM40がセルフリフレッシュ状態を維持できるように、それぞれの
出力信号を所定のレベルに固定する。
信号よりも多い。従って、図4の配置では、図3の配置と比べて、回路規模が大きくなる
。
を選択している。
省電力制御における回路規模をより小さくすることができる。また、回路規模を低減しつ
つ、省電力で動作させることができる。
のではない。多くの代替物、修正および変形例が当業者にとって明らかである。
:SDRAM、50:ROM、60:印刷エンジン、70:操作パネル、201:メイン
CPU、202:処理回路、203:メモリーコントローラー、204:信号レベル保持
セル、205:サブCPU、206:電源管理回路、207:ネットワークI/F、20
8:USB I/F、209:外部I/F、211:メモリーPHY、212:SSTL
I/O、213:調停回路
Claims (8)
- メモリーコントローラー及びメモリーPHYにより制御される外部メモリーと接続し、通常モード及び省電力モードで動作可能な回路であって、
省電力モードにおいて電源オフされる第一ブロック及び電源オフされない第二ブロックを含み、
前記第一ブロックに、
メモリーコントローラーに対するリクエストを調停する調停回路を備え、
前記第二ブロックに、
前記メモリーコントローラーと、
メモリーPHYと、
前記調停回路及び前記メモリーコントローラーの間に設けられ、省電力モード中に前記調停回路からの出力信号を所定のレベルに固定する信号レベル保持部と、を備える、
ことを特徴とする回路。 - 請求項1に記載の回路であって、
前記第一ブロックに、
前記メモリーコントローラーに対するリクエストを送る第一CPU及び所定の処理を行う複数の処理回路を備える、
ことを特徴とする回路。 - 請求項2に記載の回路であって、
前記第二ブロックに、
第二CPUを備え、
前記第二CPUは、省電力モード中に外部リクエスト又は内部リクエストの発生を監視し、外部リクエスト又は内部リクエストが発生した場合、通常モードへの復帰処理を開始する、
ことを特徴とする回路。 - 請求項3に記載の回路であって、
前記第一CPUは、通常モード中に、省電力モードへの移行要求を監視し、省電力モードへの移行要求があった場合、前記第二CPUに通知を行い、
前記第二CPUは、前記第一CPUからの通知を受けて、省電力モードへの移行処理を開始する、
ことを特徴とする回路。 - 請求項1に記載の回路であって、
前記第二ブロックに、
第二CPUを備え、
前記第二CPUは、省電力モード中に外部リクエスト又は内部リクエストの発生を監視し、外部リクエスト又は内部リクエストが発生した場合、通常モードへの復帰処理を開始する、
ことを特徴とする回路。 - 請求項3〜5のいずれかに記載の回路あって、
通常モードにおいて前記第一ブロック及び前記第二ブロックの電源をオンし、省電力モードにおいて前記第一ブロックの電源をオフする電源供給部と接続され、
前記第二CPUは、省電力モード中に外部リクエスト又は内部リクエストが発生した場合、前記電源供給部に前記第一ブロックの電源オンを指示する、
ことを特徴とする回路。 - 請求項3〜6のいずれかに記載の回路であって、
前記第二CPUは、通常モードへの復帰処理の開始後、前記メモリーをセルフリフレッシュ状態から通常アクセス状態へ復帰させる指示を前記メモリーコントローラーに送る、
ことを特徴とする回路。 - 請求項1〜6いずれか一項に記載の前記回路を備える電子機器。
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