JP5887989B2 - 情報処理装置、制御装置および画像形成装置 - Google Patents

Description

本発明は、情報処理装置、制御装置および画像形成装置に関する。

情報処理装置は、論理演算または算術演算を実行する中央演算処理装置（ＣＰＵ）と、ＡＳＩＣ（特定用途向け集積回路、Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などで構成されＣＰＵの制御により予め定められた機能を実行する制御装置とを含んで構成されている。

特許文献１には、情報処理装置内にＣＰＵ等に用いるシステムリセットとは独立した系統で動作するコントローラを持ち、そのコントローラがＲＯＭとＲＡＭの間のデータ転送をシステムリセット期間中に行う機能を有する装置が記載されている。
特許文献２には、電源投入時に演算処理装置の初期化を行うリセット部からの入力によって周辺制御部用に設けた専用制御バスの動作を開始し、該周辺制御部の初期化を行うことによって、制御プログラムによる周辺制御ＡＳＩＣ初期化に要する時間を削除し、システム復帰時間を短縮することによって低消費電力化を実現し、ユーザの利便性を向上させる画像形成装置が記載されている。
特許文献３には、内部レジスタが不揮発性である不揮発回路と、内部レジスタが揮発性である一以上の揮発回路と、初期化要求機構とを備えた情報処理装置であって、前記初期化要求機構は、前記揮発回路を駆動する電源がオフになったことを検知する一以上の電源検知部と、前記電源がオフになったことを記録する初期化要求レジスタと、を備え、前記電源検知部は、前記電源がオフになったことを検知した場合、前記電源がオフになったことを示す第１情報を前記初期化要求レジスタに記録し、前記初期化要求機構は、前記初期化要求レジスタに少なくとも一以上の前記第１情報が記録されている場合、前記揮発回路の初期化が必要であることを前記不揮発回路に通知し、前記不揮発回路は、前記初期化要求機構から前記通知を受信した場合、前記不揮発回路の内部レジスタに保持されているプロセスの実行状態に合わせて、前記揮発回路の内部レジスタを設定し、前記内部レジスタの設定後に、前記揮発回路を起動する情報処理装置が記載されている。

特開２００３−３３７７４６号公報 特開２００３−２２３０８９号公報 特開２０１０−１７０２０６号公報

本発明は、実行可能な状態になるまでの立ち上がり時間を短くした、クロック信号から逓倍したクロック信号を生成して動作する情報処理装置等を提供する。

請求項１に記載の発明は、論理演算または算術演算をする演算手段と、前記演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、基準となる第１のクロック信号を生成するクロック信号生成手段と、前記第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、前記第１のクロック信号または前記第２のクロック信号のいずか一方を選択して前記実行手段に供給するクロック信号選択手段と、前記実行手段を実行可能な状態に設定するためのデータを、読み書き可能であって、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、電源がオンになってリセットが解除されると、前記クロック信号選択手段に前記第１のクロック信号を選択させ、前記記憶手段より前記データを読み出して前記実行手段に書き込みを開始し、当該実行手段を実行可能な状態に設定する設定手段とを備える情報処理装置である。
請求項２に記載の発明は、前記記憶手段が記憶するデータは、初めて実行可能な状態にするために前記実行手段に書き込むデータまたは実行が中断したときから再開して実行可能な状態にするために当該実行手段に書き込むデータであることを特徴とする請求項１に記載の情報処理装置である。
請求項３に記載の発明は、前記設定手段は、前記リセットが解除されてから予め定められた時間が経過した後、前記クロック信号逓倍手段から前記第２のクロック信号が予め定められた設定値に設定されたことを示す信号を受信した後、または前記実行手段が実行可能な状態に設定された後の少なくともいずれか１つの後に、前記クロック信号選択手段に対して当該第２のクロック信号を選択させることを特徴とする請求項１または２に記載の情報処理装置である。
請求項４に記載の発明は、前記実行手段は、供給される前記第１のクロック信号または前記第２のクロック信号のそれぞれに対応して、前記予め定められた機能を実行するために生成する信号のタイミングを設定することを特徴とする請求項１ないし３のいずれか１項に記載の情報処理装置である。
請求項５に記載の発明は、前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１ないし４のいずれか１項に記載の情報処理装置である。
請求項６に記載の発明は、外部から供給される第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、前記第１のクロック信号または前記第２のクロック信号のいずか一方を選択するクロック信号選択手段と、電源がオンになってリセットが解除されると、前記第１のクロック信号が供給され、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリからデータが読み出され、書き込みが開始されて実行可能な状態に設定されることで、予め定められた機能を実行する実行手段とを備える制御装置である。
請求項７に記載の発明は、前記実行手段を実行可能な状態に設定するデータを、前記不揮発性メモリに記憶する記憶手段と、電源がオンになってリセットが解除されると、前記クロック信号選択手段に前記第１のクロック信号を選択させて、前記記憶手段より前記データを読み出して前記実行手段に書き込みを開始する設定手段とをさらに備えることを特徴とする請求項６に記載の制御装置である。
請求項８に記載の発明は、前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項６または７に記載の制御装置である。
請求項９に記載の発明は、画像を記録部材に形成する画像形成部と、論理演算または算術演算をする演算手段と、当該演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、基準となる第１のクロック信号を生成するクロック信号生成手段と、当該第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、当該第１のクロック信号または当該第２のクロック信号のいずか一方を選択して当該実行手段に供給するクロック信号選択手段と、当該実行手段を実行可能な状態に設定するためのデータを、読み書き可能であって、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、電源がオンになりリセットが解除されることにより、当該クロック信号選択手段に当該第１のクロック信号を選択させ、当該記憶手段より当該データを読み出して当該実行手段に書き込みを開始し、当該実行手段を実行可能な状態に設定する設定手段とを備え、前記画像形成部を制御する制御部とを備える画像形成装置である。

請求項１の発明によれば、クロック信号選択手段を備えない場合に比べ、情報処理装置が実行可能になるまでの立ち上り時間を短くできる。
請求項２の発明によれば、本構成を備えない場合に比べ、情報処理装置の処理を中断した状態から再開させることができる。
請求項３の発明によれば、本構成を備えない場合に比べ、より速やかに予め定められた速度での動作に移行させることができる。
請求項４の発明によれば、第１のクロック信号または第２のクロック信号のそれぞれに対応してタイミングを設定しない場合に比べ、情報処理装置の立ち上り時間を短くできる。
請求項５の発明によれば、本構成を備えない場合に比べ、情報処理装置の立ち上がり時間をより短くできる。
請求項６の発明によれば、クロック信号選択手段を備えない場合に比べ、立ち上り時間を短くできる。
請求項７の発明によれば、記憶手段と設定手段とを備えない場合に比べ、情報処理装置を構成したときの部品の点数をより少なくできる。
請求項８の発明によれば、本構成を備えない場合に比べ、立ち上がり時間をより短くできる。
請求項９の発明によれば、本構成を備えない場合に比べ、画像形成装置の立ち上げにかかる所要時間を短くできる。

第１の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。 情報処理装置の動作を説明するタイミングチャートである。 クロック信号選択部を備えない制御装置を備える情報処理装置の全体構成の一例を示した図である。 クロック信号選択部を備えない制御装置を備える情報処理装置の動作を説明するタイミングチャートである。 画像形成装置の構成の一例を示す図である。 画像形成装置と通信回線に接続された機器との関係を説明した図である。 第２の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。 第３の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
（情報処理装置１）
図１は、第１の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
情報処理装置１は、論理演算および算術演算を実行するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉｔ：論理算術演算ユニット）などを備えた演算手段の一例としての中央演算処理装置（以下ではＣＰＵと表記する。）１０、ＣＰＵ１０の演算結果に基づいて、予め定められた機能を行う制御装置２０、読み書き可能なメインメモリ３０、データ、アドレス、命令（コマンド）などを転送するバス４０、制御装置２０の予め定められた状態に設定しなおすこと（リセット）を指示するリセット信号（／ＲＳＴ）を生成するリセット信号生成手段の一例としてのリセット信号生成部５０、第１のクロック信号の一例としてのクロック信号ＣＬＫを生成するクロック信号生成手段の一例としてのクロック信号生成部６０を備えている。
クロック信号ＣＬＫは、情報処理装置１において基準となる信号である。
メインメモリ３０は、ＤＲＡＭなどの揮発性メモリであってもよく、後述する不揮発性メモリであってもよい。
また、情報処理装置１は、読み出し専用メモリ（ＲＯＭ）を備えていてもよい。

そして、制御装置２０は、予め定められた機能を実行する実行手段の一例としての実行部２１、リセット信号（／ＲＳＴ）によりリセットが解除になった際に実行部２１を実行可能な状態に設定する設定手段の一例としての設定部２２、実行部２１を実行可能な状態に設定するためのデータを記憶する不揮発性メモリ２３、クロック信号ＣＬＫを受信して予め定められた倍率に逓倍した第２のクロック信号の一例としてのＰＬＬクロック信号ＰＣＬＫを生成するクロック信号逓倍手段の一例としてのフェイズ・ロック・ループ（ＰＬＬ）回路２４（以下ではＰＬＬ２４と表記する。）、実行部２１内部の実行部クロック信号ＬＣＬＫとして、クロック信号ＣＬＫまたはＰＬＬクロック信号ＰＣＬＫのいずれかを選択して切り替えるクロック信号選択手段の一例としてのクロック信号選択部２５を備えている。

なお、実行部２１は、ＣＰＵ１０と同様に、ＡＬＵ、シーケンサ、カウンタ、レジスタなどを含む論理回路で構成されている。すなわち、実行部２１は、ＣＰＵ１０から受信するコマンドに基づいて、メモリへのアクセスや、メモリから取り込んだデータの処理などを行い、制御装置２０に予め定められた機能を実行する。

制御装置２０において、ＰＬＬ２４を設け、クロック信号ＣＬＫを逓倍したＰＬＬクロック信号ＰＣＬＫで実行部２１を動作させると、クロック信号ＣＬＫで動作させる場合に比べて、実行部２１が高速に動作する。クロック信号ＣＬＫを高周波化する場合に比べ、ノイズの影響を受けにくく、実行部２１の動作を高速化しやすい。

制御装置２０の例については、情報処理装置１を制御部とする装置の一例としての画像形成装置１００（後述する図５）において説明する。

ここでは、制御装置２０は、実行部２１、設定部２２、不揮発性メモリ２３、クロック信号選択部２５が、ＡＳＩＣなどにより、１つの半導体チップとして構成されているとする。なお、実行部２１、設定部２２、不揮発性メモリ２３、クロック信号選択部２５がそれぞれ１つの半導体チップ、またはいくつかをまとめた半導体チップとして構成されていてもよい。

本明細書においては、「／ＲＳＴ」などの「／」は、そのあとに続く記号（アルファベットなど）の上にあるもの（アッパーバー）とし、記号（アルファベットなど）で示される信号が負論理であることを示す（図中においては、記号にアッパーバーを付して示し、端子に○を付して表記する。）。

設定部２２の機能を説明する。
第１の実施の形態の制御装置２０は、電源がオフからオンになって、リセットが解除されると、ＣＰＵ１０の制御によらず、実行部２１を予め定められた機能を実行可能な状態に設定する。
ここで、実行部２１が実行可能な状態とは、制御装置２０が初めて実行可能になったときの実行部２１の状態（初期状態）であってもよく、実行部２１の実行が中断されたとき、中断された状態から実行を再開する状態であってもよい。
実行が中断されたときの例としては、実行部２１がオン状態からオフ状態に移行する直前の状態（以下では、中断直前の状態と表記する。）が上げられる。なお、制御装置２０は、実行部２１によって制御されるので、実行部２１が実行可能とは、制御装置２０が実行可能であることである。以下では、実行部２１で説明するが、制御装置２０としても同様である。

実行部２１を初期状態に設定するデータや、中断直前の状態に設定するデータは、不揮発性メモリ２３に格納されている。
そして、リセットが解除されると、設定部２２は、実行部２１を実行可能な状態（初期状態または中断直前の状態）に設定するデータを、不揮発性メモリ２３から読み出し、実行部２１に書き込む（設定する）。
このように、第１の実施の形態の情報処理装置１では、制御装置２０が設定部２２を備えているので、ＣＰＵ１０の制御によらず、制御装置２０の実行部２１を実行可能な状態に設定できる。

なお、実行部２１を中断直前の状態に設定するデータは、実行部２１がオン状態からオフ状態に移行する直前、または実行部２１の実行ごとに、不揮発性メモリ２３に書き込まれる（退避される）。このようにすることで、実行部２１は、オフ状態からオン状態に移行した際、オフ状態になる前に実行を中断した状態から、実行を再開することができる。
なお、実行部２１がオン状態からオフ状態に移行する直前に、実行部２１を中断直前の状態に設定するデータを不揮発性メモリ２３に書き込む（退避する）時間がなかったときは、実行部２１を中断直前の状態から再開させることができない。
これに対して、実行部２１の実行ごとに、実行部２１の状態を設定するデータ（レジスタおよびカウンタなどのデータ、シーケンサ、フリップフロップなどの状態に関するデータ）を不揮発性メモリ２３に書き込め（退避すれ）ば、実行部２１を中断直前の状態に設定するデータを不揮発性メモリ２３に書き込む（退避する）時間がなくても、実行部２１を中断直前の状態から再開させることができる。

設定部２２がシーケンサなどのハードウエアで構成されている場合には、ハードウエア制御で実行部２１の実行可能な状態に設定してもよい。この場合、実行可能な状態に設定するために要する時間が短くなる（所要時間が短い）。しかし、ソフトウエアによる制御（ソフトウエア制御）で実行部２１を実行可能な状態に設定してもよい。

不揮発性メモリ２３は、“１”／“０”で表されたデータを記憶する機能を有している。そして、「不揮発性」とは、電力が供給されている間はもとより電力の供給がない場合であっても、データを記憶することをいう。よって、実行部２１を実行可能な状態に設定するためのデータを不揮発性メモリ２３に記憶すれば、これらのデータは、実行部２１がオフ状態になっても、失われない。
このような不揮発性メモリ２３としては、ＤＲＡＭ、ＳＲＡＭなどと同様に、高速に読み書きできる不揮発性メモリが好ましい。このような不揮発性メモリには、磁気メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ：ＭＲＡＭと表示する。）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：ＦｅＲＡＭと表記する。）、相変化メモリ（ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ：ＰＲＡＭと表記する。）、抵抗メモリ（ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲｅＲＡＭと表記する。）等がある。
ＭＲＡＭは、２枚の磁性積層膜をトンネル磁気抵抗膜で挟み、重ねた磁性積層膜の磁化のなす相対角度によりトンネル磁気抵抗膜の抵抗が変化する磁気抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ：ＭＲ）効果を用いて情報（“１”／“０”）を記憶する。ＦｅＲＡＭは、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）などの強誘電体の分極を用いて情報（“１”／“０”）を記憶する。ＰＲＡＭは、カルコゲナイドの相変化にともなう抵抗変化により情報（“１”／“０”）を記憶する。ＲｅＲＡＭは、電圧の印加による電気抵抗の大きな変化（ＣＥＲ（ｃｏｌｏｓｓａｌ ｅｌｅｃｔｒｏ−ｒｅｓｉｓｔａｎｃｅ）効果）を利用し、抵抗変化により情報（“１”／“０”）を記憶する。

これらの不揮発性メモリ（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ）は、ＤＲＡＭ、ＳＲＡＭと同様に半導体基板上にマトリクス状にセルを高密度に配置でき、一体形成された駆動回路により高速に読み書きができる。さらに、書き換え回数の制限が原理的にない、または書き換え可能な回数が極めて大きい（以下では、書き換え回数の制限が小さいと表記する）。
このため、これらのＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等は、不揮発性メモリ２３に適用しやすい。

なお、不揮発性メモリには、ＭＯＳトランジスタのゲート電極（フローティングゲート）に蓄積した電荷の有無により情報（“１”／“０”）を記憶するフラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）などもある。フラッシュメモリおよびＥＥＰＲＯＭは、電気的に状態（“１”／“０”）の読み書きができるが、前述の不揮発性メモリ（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等）に比べ、読み書きの速度、特に書き込みの速度が遅い。そして、フラッシュメモリ、ＥＥＰＲＯＭは、書き換え回数に制限がある。
これらのフラッシュメモリおよびＥＥＰＲＯＭを、不揮発性メモリ２３に適用してもよい。

また、不揮発性メモリ２３の代わりに、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリを使用してもよい。このときは、情報処理装置１の電源がオフになっても、データが記憶されるように、電池等によってバックアップすればよい。

次に、情報処理装置１における接続関係と信号の流れを説明する。
ＣＰＵ１０、制御装置２０の実行部２１、メインメモリ３０は、データ、アドレス、命令などを双方向に送受信可能なバス４０にそれぞれ接続されている。すなわち、ＣＰＵ１０、制御装置２０（実行部２１）、メインメモリ３０は、バス４０に並列に接続され、バス４０を介してデータ、アドレス、命令などを相互に送受信可能としている。

リセット信号生成部５０は、リセット信号（／ＲＳＴ）を生成して、ＣＰＵ１０および制御装置２０の実行部２１、設定部２２、ＰＬＬ２４に送信する。

クロック信号生成部６０は、クロック信号（ＣＬＫ）を生成して、制御装置２０の設定部２２、ＰＬＬ２４、クロック信号選択部２５に送信する。

そして、制御装置２０において、実行部２１と設定部２２とは、データ、アドレス、命令などを相互に送受信可能なバスで接続されている。同様に、設定部２２と不揮発性メモリ２３とは、データ、アドレス、命令などを相互に送受信可能なバスで接続されている。

クロック信号選択部２５は、２入力１出力であって、切り替えにより２入力のいずれか一方を選択して出力とする。
クロック信号選択部２５の２入力の一方は、クロック信号ＣＬＫであって、他方はＰＬＬ２４が生成するＰＬＬクロック信号ＰＣＬＫである。そして、クロック信号またはＰＬＬクロック信号ＰＣＬＫのいずれかが選択されて、出力である実行部クロック信号ＬＣＬＫとなる。
すなわち、クロック信号選択部２５は、ＰＬＬクロック信号ＰＣＬＫとクロック信号ＣＬＫのいずれかを選択して（切り替えて）、実行部クロック信号ＬＣＬＫとする。

情報処理装置１の動作を説明する。
図２は、情報処理装置１の動作を説明するタイミングチャートである。図２では、情報処理装置１の電源のＯｎ／Ｏｆｆ状態（図２では電源と表記する。以下同様に、図２中の表記を（ ）内に表記する。）、クロック信号生成部６０の状態（ＣＬＫの状態）、リセット信号（／ＲＳＴ）のレベル、ＰＬＬ２４の状態（ＰＬＬの状態）、実行部クロック信号ＬＣＬＫの源（ＬＣＬＫ源）、設定部２２の状態（設定部の状態）、実行部２１の状態（実行部の状態）を示している。
リセット信号（／ＲＳＴ）は、ハイレベル（以下「Ｈ」と表記する。）とローレベル（以下「Ｌ」と表記する。）とを有しているとする。例えば、「Ｌ」は０Ｖ、「Ｈ」は５Ｖである。
そして、時刻ａ、時刻ｂ、時刻ｃ、…のように、アルファベット順に時間が経過するとする。

情報処理装置１の電源をオン（Ｏｎ）にする時刻ａにおいて、リセット信号（／ＲＳＴ）は「Ｌ」にあるとする。そして、ＣＰＵ１０、実行部２１、設定部２２、ＰＬＬ２４は、リセット信号（／ＲＳＴ）が「Ｌ」から「Ｈ」に移行する（リセットが解除される）ことにより動作を開始するとする。
また、クロック信号選択部２５は、実行部クロック信号ＬＣＬＫとしてクロック信号ＣＬＫを選択している。

時刻ａにおいて、情報処理装置１の電源をオン（Ｏｎ）にする。電源をオンとしても、その直後において、クロック信号ＣＬＫは、周波数が安定してなかったり、発振振幅が小さかったりする不安定な状態（図２では不安定と表記）にある。
このとき、クロック信号ＣＬＫは、制御装置２０の実行部２１、設定部２２、ＰＬＬ２４に送信されている。しかし、リセット信号（／ＲＳＴ）は「Ｌ」に保持され、実行部２１、設定部２２、ＰＬＬ２４を停止状態に維持している。これは、電源をオンにした後、動作状態が安定するまで暫く待たなければならない部品（例えば、水晶発振器）がある場合に、動作状態が安定するのを待つためである。これにより、情報処理装置１の不安定な動作が抑制される。

時刻ｂにおいて、クロック信号ＣＬＫが安定する。
そして、クロック信号ＣＬＫが安定した時刻ｂより後の時刻ｃにおいて、リセット信号生成部５０は、リセット信号（／ＲＳＴ）を「Ｌ」から「Ｈ」に移行させ、リセットを解除する。なお、時刻ａと時刻ｃとの時間差は、予め定められた時定数を有するコンデンサ（Ｃ）と抵抗（Ｒ）とで構成される積分回路などをリセット信号生成部５０に設けることで得られる。
前述したように、リセット信号（／ＲＳＴ）は、ＣＰＵ１０、実行部２１、設定部２２、ＰＬＬ２４に並行して送信され、リセット信号（／ＲＳＴ）が解除されると、ＰＬＬ２４は動作を開始する。しかし、動作開始直後においては、ＰＬＬ２４が出力するＰＬＬクロック信号ＰＣＬＫは、周波数、位相がずれた不安定なアンロック状態（図２では“Ｕｎ Ｌｏｃｋ”と表記する。）にある。この後、ＰＬＬ２４は、周波数、位相を制御し、予め定められた値となって安定したロック状態（図２では“Ｌｏｃｋ”と表記する。）へと移行していく。なお、アンロック状態を不安定状態、ロック状態を安定状態と表記することがある。
一方、実行部２１および設定部２２は、安定したクロック信号ＣＬＫが供給されているので、設定部２２は実行部２１を実行可能な状態に設定する処理（図２では状態設定と表記する。）を開始する。なお、時刻ｃでは、実行部クロック信号ＬＣＬＫは、クロック信号ＣＬＫである。

時刻ｄにおいて、ＰＬＬ２４の出力するＰＬＬクロック信号ＰＣＬＫがロック状態になる。
このとき、設定部２２は、実行部２１を実行可能な状態に設定する処理（状態設定）を継続している。なお、時刻ｄでは、実行部クロック信号ＬＣＬＫは、クロック信号ＣＬＫである。

時刻ｅにおいて、設定部２２は、実行部２１を実行可能な状態に設定する処理（状態設定）を完了する。これにより、実行部２１は、実行を開始する（図２においては実行と表記する）。

そして、設定部２２は、実行部２１の実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫからＰＬＬクロック信号ＰＣＬＫに切り替えを指示するクロック選択信号ＣＬＫＳＥＬを、クロック信号選択部２５に送信する。これにより、クロック信号選択部２５は、実行部２１の実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫからＰＬＬクロック信号ＰＣＬＫに切り替える。
この後、実行部２１は、ＰＬＬクロック信号ＰＣＬＫを実行部クロック信号ＬＣＬＫとして動作する。

以上説明したように、本実施の形態では、実行部２１の実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫまたはＰＬＬクロック信号ＰＣＬＫのいずれかに選択するクロック信号選択部２５を備えている。これにより、ＰＬＬ２４がアンロック状態にあっても、設定部２２は実行部２１を実行可能な状態に設定する処理（状態設定）を開始することができる。このため、ＰＬＬ２４がロック状態になるのを待つことを要しない。

なお、上記では、時刻ｅ、すなわち、設定部２２が実行部２１を実行可能な状態に設定する処理（状態設定）を完了するタイミングにおいて、実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫからＰＬＬクロック信号ＰＣＬＫに切り替えた。しかし、実行部クロック信号ＬＣＬＫを切り替える切替タイミングは、ＰＬＬ２４がロックした時刻ｄ以降であればよい。
よって、切替タイミングは、リセット信号（／ＲＳＴ）が「Ｌ」から「Ｈ」に移行した時刻ｃから、ＰＬＬ２４がロックするに要する時間（時刻ｃから時刻ｄまでに相当する時間より長い時間）で設定してもよい。この時間は、リセットが解除されてからの予め定められた経過時間である。この時間は、例えば、予め定められた時定数を有するコンデンサ（Ｃ）と抵抗（Ｒ）で構成される積分回路などで設定することができる。
また、ＰＬＬ２４がロックされたとき（ロック完了のとき）、すなわちＰＬＬクロック信号ＰＣＬＫが予め定められた設定値に設定されたときに、ＰＬＬ２４からロック完了の信号を設定部２２が受信するように構成して、設定部２２がロック完了の信号を受信したときを切替タイミングとしてもよい。
さらに、上記の３つの切替タイミングを、組み合わせて、２つまたは３つが成立したタイミングを切替タイミングとしてもよい。

次に、クロック信号選択部２５を備えない制御装置２０を説明し、第１の実施の形態の制御装置２０と比較する。
図３は、クロック信号選択部２５を備えない制御装置２０を備える情報処理装置１の全体構成の一例を示した図である。
この情報処理装置１は、図１に示した情報処理装置１において、制御装置２０がクロック信号選択部２５を備えない。その一方、この情報処理装置１は、遅延部７０を備えている。
遅延部７０は、リセット信号生成部５０に接続されて、リセット信号生成部５０が生成するリセット信号（／ＲＳＴ）を遅延させる。遅延部７０は、例えば、予め定められた時定数を有するコンデンサ（Ｃ）と抵抗（Ｒ）とで構成される積分回路などである。

リセット信号生成部５０は、ＰＬＬリセット信号（／ＰＬＬＲＳＴ）を生成して、制御装置２０のＰＬＬ２４および遅延部７０に送信する。そして、遅延部７０は、ＰＬＬリセット信号（／ＰＬＬＲＳＴ）を受信し、遅延させたＳＹＳリセット信号（／ＳＹＳＲＳＴ）をＣＰＵ１０ならびに制御装置２０の実行部２１および設定部２２に送信する。

一方、クロック信号生成部６０は、クロック信号ＣＬＫを制御装置２０のＰＬＬ２４、設定部２２に送信する。ＰＬＬ２４は、生成するＰＬＬクロック信号ＰＣＬＫを実行部２１に送信する。ここでは、実行部クロック信号ＬＣＬＫは、ＰＬＬクロック信号ＰＣＬＫである。すなわち、クロック信号選択部２５を備えないので、実行部クロック信号ＬＣＬＫとして、クロック信号ＣＬＫを用いることができない。
他の構成は、図１と同様であるので、説明を省略する。

図４は、クロック信号選択部２５を備えない制御装置２０を備える情報処理装置１の動作を説明するタイミングチャートである。
時刻ａ、時刻ｂ、時刻ｃ、…は、図２のタイミングチャートと同じとした。
図２と同様に、時刻ａにおいて、情報処理装置１の電源がオフ状態からオン状態になり、時刻ｂにおいて、クロック信号ＣＬＫが安定する。

クロック信号ＣＬＫが安定した時刻ｂの後の時刻ｃにおいて、リセット信号生成部５０は、ＰＬＬリセット信号（／ＰＬＬＲＳＴ）を「Ｌ」から「Ｈ」に移行させる。これにより、ＰＬＬ２４がリセットを解除され、動作を開始する。ただし、動作開始直後においては、ＰＬＬ２４が出力するＰＬＬクロック信号ＰＣＬＫは、周波数、位相がずれたアンロック状態（“Ｕｎ Ｌｏｃｋ”）にある。

時刻ｄにおいて、ＰＬＬ２４が出力するＰＬＬクロック信号ＰＣＬＫがロック状態（“Ｌｏｃｋ”）に移行する。

時刻ｅにおいて、遅延部７０が実行部２１、設定部２２に送信するＳＹＳリセット信号（／ＳＹＳＲＳＴ）が「Ｌ」から「Ｈ」に移行する。これにより、実行部２１、設定部２２がリセット解除されて、設定部２２は実行部２１の状態設定を開始する。これにより、実行部２１は、実行可能な状態に設定される。なお、ＳＹＳリセット信号（／ＳＹＳＲＳＴ）が「Ｌ」から「Ｈ」になるタイミングは、ＰＬＬ２４がロックされた後（時刻ｄ以降）になるように設定されている。
そして、時刻ｆにおいて、設定部２２は実行部２１の状態設定を完了する。そして、実行部２１は実行を開始する。

図２と図４とを比較する。
図１、図２で説明した第１の実施の形態の情報処理装置１における制御装置２０は、クロック信号選択部２５を備え、実行部２１がクロック信号ＣＬＫで動作できるように構成されている。よって、実行部２１は時刻ｅにおいて実行を開始する。
これに対し、図３、図４で説明したクロック信号選択部２５を備えない制御装置２０では、ＰＬＬ２４がロックされて（時刻ｄ以降）から、状態設定が行われる。よって、実行部２１は、時刻ｆで実行を開始する。
すなわち、図１、図２で説明した第１の実施の形態の情報処理装置１における制御装置２０は、実行が開始するまでに要する時間が短くなる（図４の時刻ｆが図２の時刻ｅになる）。

図１においては、制御装置２０は１つがバス４０に接続されているとした。しかし、複数の制御装置２０がバス４０にそれぞれ接続されていてもよい。

以上説明したように、制御装置２０がＰＬＬ２４を備え、入力されたクロック信号ＣＬＫから、ＰＬＬ２４により逓倍されたＰＬＬクロック信号ＰＣＬＫを用いて、実行部２１を動作させることで、クロック信号ＣＬＫで動作させる場合に比べ、実行部２１が高速に動作する。しかし、このような制御装置２０においては、実行部２１が正常に動作するためには、ＰＬＬ２４が生成するＰＬＬクロック信号ＰＣＬＫが安定になること、すなわちＰＬＬ２４がロックされることが必要となる。
このため、実行部２１の実行部クロック信号ＬＣＬＫがＰＬＬクロック信号ＰＣＬＫに設定されていると、ＰＬＬ２４がロックするまで、実行部２１を動作させることができない。このため、実行部２１、制御装置２０および情報処理装置１の立ち上がりに時間がかかってしまう。

そこで、第１の実施の形態では、実行部２１の実行部クロック信号ＬＣＬＫを、クロック信号ＣＬＫまたはＰＬＬクロック信号ＰＣＬＫのいずれかを選択して用いることができるようにしている。これにより、ＰＬＬ２４がアンロックであるときは、既に安定な状態にあるクロック信号ＣＬＫを実行部クロック信号ＬＣＬＫに設定して、実行部２１を実行可能な状態に設定する状態設定を開始している。すなわち、実行部２１を立ち上げる際にかかる所要時間のうち、ＰＬＬ２４がアンロックである時間（図４における時刻ｃから時刻ｄまでの期間）を短縮できる。

なお、クロック信号ＣＬＫは、クロック信号ＣＬＫを逓倍して生成されるＰＬＬクロック信号ＰＣＬＫに比べ、周波数が低い。このため、クロック信号ＣＬＫを実行部クロック信号ＬＣＬＫとすると、ＰＬＬクロック信号ＰＣＬＫを実行部クロック信号ＬＣＬＫとする場合に比べて、実行部２１の動作が遅い。しかし、ＰＬＬ２４がロック状態になるまでの時間を待たないで、状態設定を開始するので、実行部２１の立ち上り時間が短くなる。

また、実行部２１は、実行部クロック信号ＬＣＬＫがクロック信号ＣＬＫかＰＬＬクロック信号ＰＣＬＫかにより、実行部２１の動作を設定するタイミングパラメータを変更してもよい。これにより、例え実行部クロック信号ＬＣＬＫが、ＰＬＬクロック信号ＰＣＬＫより周波数が低いクロック信号ＣＬＫであっても、実行部２１の動作の遅延を抑制できる。
なお、タイミングパラメータとは、実行部２１が実行部クロック信号ＬＣＬＫを基にして生成する信号のタイミングである。

例えば、実行部２１では、ＰＬＬ２４で逓倍したＰＬＬクロック信号ＰＣＬＫを分周した信号を後段の回路で用いることがある。この場合、実行部クロック信号ＬＣＬＫがクロック信号ＣＬＫであるときは、分周比を小さくして、後段の回路の動作が遅延しないようにすればよい。
ＰＬＬ２４がクロック信号ＣＬＫを４倍に逓倍する場合、クロック信号ＣＬＫによる実行部２１の動作は、ＰＬＬクロック信号ＰＣＬＫによる動作の１／４倍に低下する。このとき、後段の回路に与える信号の分周比を１／４倍に設定すれば、後段の回路の動作の低下が抑制できる。

また、メインメモリ３０がＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である場合など、アクセス信号に周波数の下限が設定されている場合がある。この場合において、クロック信号ＣＬＫにより実行部２１を動作させるとき、アクセス信号の周波数が下限を超えて低くならないように、アクセス信号のタイミングパラメータを変更する。これにより、メインメモリ３０をアクセスできなくなることが抑制できる。

なお、設定部２２は、クロック選択信号ＣＬＫＳＥＬをクロック信号選択部２５に送信している。よって、このクロック選択信号ＣＬＫＳＥＬを実行部２１にも送信すれば、実行部２１は実行部クロック信号ＬＣＬＫが、クロック信号ＣＬＫまたはＰＬＬクロック信号ＰＣＬＫのいずれであるかを検知できる。よって、実行部２１は、タイミングパラメータをクロック選択信号ＣＬＫＳＥＬ（実行部クロック信号ＬＣＬＫ）にしたがって設定することができる。

また、タイミングパラメータは、予め用意された複数のパラメータから、クロック選択信号ＣＬＫＳＥＬによって選択してもよく、クロック信号ＣＬＫとＰＬＬクロック信号ＰＣＬＫとの比率を演算して設定してもよい。

また、情報処理装置１は複数の制御装置２０を備えていてもよい。複数の制御装置２０に並行して、リセット信号（／ＲＳＴ）とクロック信号ＣＬＫを送信することで、複数の制御装置２０のそれぞれの実行部２１を並行して、実行可能な状態に設定できる。

次に、第１の実施の形態の情報処理装置１を画像形成装置１００の制御部として構成する場合を説明する。
（画像形成装置１００）
図５は、画像形成装置１００の構成の一例を示す図である。
画像形成装置１００は、制御部としての情報処理装置１と、ボタンなどユーザが指示を与えるためのＵＩ（ユーザインターフェイス）部１２０、プリンタなどの画像形成部１３０、スキャナなどの画像読取部１４０、通信回線２００（後述する図６参照）とデータなどの送受信を行う送受信部１５０を備えている。

そして、制御部としての情報処理装置１は、４つの制御装置２０−１〜２０−４を備えている。制御装置２０−１はＵＩ部１２０を制御する機能を有するＵＩ制御装置、制御装置２０−２は画像形成部１３０を制御する機能を有する画像形成制御装置、制御装置２０−３は画像読取部１４０を制御する機能を有する画像読取制御装置、制御装置２０−４は送受信部１５０を制御する機能を有する送受信制御装置である。画像形成装置１００の説明においては、制御装置２０−１〜２０−４を、それぞれＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４と読み替える。

ＵＩ部１２０はＵＩ制御装置２０−１に、画像形成部１３０は画像形成制御装置２０−２に、画像読取部１４０は画像読取制御装置２０−３に、送受信部１５０は送受信制御装置２０−４に、それぞれデータ、命令などを送受信可能に接続されている。

ＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４はそれぞれ図１に示した制御装置２０と同様な構成である。なお、ＵＩ制御装置２０−１の実行部２１（図１参照）は、ＵＩ部１２０とデータ、命令などを送受信可能なバスで接続されている。他の画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４も同様である。

さらに、リセット信号生成部５０は、リセット信号（／ＲＳＴ）をＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４に並行に送信する。また、クロック信号生成部は、クロック信号ＣＬＫをＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４に並行に送信する。
なお、ＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４は、それぞれ図１に示した制御装置２０と同様であるので、リセット信号（／ＲＳＴ）はそれぞれの実行部２１、設定部２２、ＰＬＬ２４に並行して受信される（図５では、それぞれ１本の信号で表記している。）。同様に、クロック信号ＣＬＫはそれぞれの設定部２２、ＰＬＬ２４、クロック信号選択部２５に並行して受信される（図５では、それぞれ１本の信号で表記している。）。

ＵＩ部１２０は、例えばボタンやタッチパネルなどで構成された入力機器であって、ユーザからの指示が入力される。そして、ＵＩ制御装置２０−１は、ＵＩ部１２０に入力されたユーザの指示をＣＰＵ１０に送信し、ＣＰＵ１０からの命令を受信し、ＵＩ部１２０がユーザの指示に対応した応答（入力画面などの切り替え）をするように制御する。
画像形成部１３０は、ＬＥＤなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して紙などの記録部材に転写する方式のプリンタでもよく、インクジェットなどで記録部材に像を形成する方式のプリンタであってもよい。そして、画像形成制御装置２０−２は、メインメモリ３０内の画像データを画像形成部１３０に送信したり、画像形成部１３０から動作状態に関するデータを受信してＣＰＵ１０に送信したりする。
画像読取部１４０は、画像が記録された記録部材に対向させた受光素子アレイをスキャンさせる方式の画像読取機器であってもよく、ＣＣＤなどの撮像素子で画像を読み取る方式の撮像機器であってもよい。そして、画像読取制御装置２０−３は、ＣＰＵ１０と画像読取部１４０との間にあって、ＣＰＵ１０から画像読取部１４０の読み取り条件などを設定するデータを受信して画像読取部１４０に送信したり、画像読取部１４０が読み取った画像データを受信してメインメモリ３０に送信したりする。
送受信部１５０は、通信回線２００を介してコンピュータ３００またはファクシミリ装置４００から送信された画像などのデータを受信する（後述する図６参照）。送受信制御装置２０−４は、送受信部１５０が受信したデータをＣＰＵ１０やメインメモリ３０に送信する。また、送受信部１５０は、通信回線２００に接続されたコンピュータ３００またはファクシミリ装置４００に、画像読取部１４０が読み取った画像などのデータを、送受信制御装置２０−４を介して送信する。

図６は、画像形成装置１００と通信回線２００に接続された機器との関係を説明した図である。
画像形成装置１００は、送受信部１５０を介して、インターネット、電話網などの通信回線２００に接続されている。そして、通信回線２００には、コンピュータ３００、ファクシミリ装置４００、サーバ５００などが接続されている。

図５および図６を参照して、画像形成装置１００の基本的な動作を説明する。
画像形成装置１００は、画像読取部１４０から読み取った画像を、画像形成部１３０により記録部材に印刷する。
また、画像形成装置１００は、通信回線２００を介して、画像形成装置１００の外部に置かれたコンピュータ３００、ファクシミリ装置４００またはサーバ５００から送信された画像などのデータを画像形成部１３０により記録部材に印刷する。
一方、画像形成装置１００は、画像読取部１４０が読み取った画像などのデータを、送受信部１５０から通信回線２００を介して画像形成装置１００の外部に置かれたコンピュータ３００および／またはファクシミリ装置４００に送信する。

この画像形成装置１００は、使用されないときは通電されていないことが好ましい。例えば、電源からの電力の供給が全くない完全停止状態または節電のために一部の機能を停止させた待機（スリープ）状態に設定される。そして、使用しようとするときに、これらの完全停止状態または待機状態から、速やかに実行可能な状態になることが望ましい。
このため、図５に示すように、第１の実施の形態における情報処理装置１を、画像形成装置１００の制御部とすると、ＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４は、リセット信号（／ＲＳＴ）を並行して受信し、リセットが解除されることで、それぞれの実行部２１の実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫをとして動作させ、設定部２２による実行部２１の状態設定を開始する。
よって、前述したように、ＰＬＬ２４がロックされてから、実行部２１の状態設定が開始する場合に比べ、実行部２１が短い時間で実行を開始できる。

［第２の実施の形態］
（情報処理装置１）
第１の実施の形態の情報処理装置１では、制御装置２０は実行部２１、ＰＬＬ２４に加え、設定部２２、不揮発性メモリ２３を備えていた。第２の実施の形態の情報処理装置１では、制御装置２０は実行部２１とＰＬＬ２４とを備え、設定部２２、不揮発性メモリ２３を備えないとした。そして、設定部２２、不揮発性メモリ２３は、制御装置２０とは別に構成されているとした。

図７は、第２の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。第２の実施の形態では、情報処理装置１は、第１の実施の形態における情報処理装置１におけるＣＰＵ１０、メインメモリ３０、リセット信号生成部５０、クロック信号生成部６０に加え、不揮発性メモリ３５、設定部８０、複数の制御装置２０を備えている。ここでは、複数の制御装置２０を制御装置２０−１、２０−２、…と表記する。なお、図７では、制御装置２０−１、２０−２を示している。
そして、制御装置２０−１、２０−２は、それぞれ実行部２１、ＰＬＬ２４、クロック信号選択部２５を備えている。
すなわち、第２の実施の形態の情報処理装置１の制御装置２０では、第１の実施の形態の制御装置２０から、設定部２２を取り出して設定部８０に、不揮発性メモリ２３を取り出して不揮発性メモリ３５とした構成である。

そして、制御装置２０−１、２０−２および設定部８０は個別のＡＳＩＣなどで構成されているとする。

リセット信号生成部５０は、リセット信号（／ＲＳＴ）を生成し、ＣＰＵ１０、設定部８０、制御装置２０−１、２０−２のそれぞれの実行部２１、ＰＬＬ２４に並行して送信する。
クロック信号生成部６０は、クロック信号ＣＬＫを生成し、設定部８０、制御装置２０−１、２０−２のそれぞれのＰＬＬ２４、クロック信号選択部２５に送信する。
設定部８０は、クロック選択信号ＣＬＫＳＥＬを生成し、制御装置２０−１、２０−２のそれぞれのクロック信号選択部２５に送信する。

第２の実施の形態における情報処理装置１の動作は、第１の実施の形態と同様である。すなわち、情報処理装置１の電源がオンになって、クロック信号ＣＬＫが安定した後、リセット信号（／ＲＳＴ）が「Ｌ」から「Ｈ」になる（図２の時刻ｃ）。すると、設定部８０および制御装置２０−１、２０−２のそれぞれの実行部２１、ＰＬＬ２４が動作を開始する。設定部８０は、不揮発性メモリ３５から、それぞれの実行部２１を実行可能な状態に設定するデータを順に読み出して、それぞれの実行部２１を順に状態設定する。
そして、ＰＬＬ２４がロック（図２の時刻ｄ）した後に、それぞれのクロック信号選択部２５は、設定部８０から受信したクロック選択信号ＣＬＫＳＥＬにより、実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫからＰＬＬクロック信号ＰＣＬＫに切り替える。
なお、切替のタイミングは、第１の実施の形態と同様に、それぞれの実行部２１が実行可能な状態への設定（状態設定）が完了した後でなくともよい。状態設定の処理の途中で切り替えれば、状態設定に要する時間を短くすることができる。
そして、それぞれの実行部２１が実行可能な状態に設定されると、それぞれの実行部２１は実行を開始する。
なお、すべての実行部２１が実行可能な状態に設定されてから、情報処理装置１が動作を開始するようにしてもよく、制御装置２０−１、２０−２ごとに順次動作を開始してもよい。
ここでは、制御装置２０−１、２０−２と２個としたが、さらに制御装置２０−３、…とあってもよい。
また、設定部８０は、それぞれの実行部２１の状態設定している間、ＣＰＵ１０に対してＢＵＳＹであることを、バス４０を介して行っている。よって、図７では、ＢＵＳＹ信号の経路を記載していない。

以上説明したように、第１の実施の形態における制御装置２０から、設定部２２および不揮発性メモリ２３を取り出すことで、制御装置２０−１、２０−２、…の大きさが小さくなる。
また、１組の設定部８０と不揮発性メモリ３５とで、複数の制御装置２０−１、２０−２、…のそれぞれの実行部２１の状態設定ができる。
さらに、不揮発性メモリ３５を制御装置２０−１、２０−２、…で共用することで、不揮発性メモリ３５を使用する効率が向上する。
また、ＭＲＡＭなどの高速にアクセス可能な不揮発性メモリ３５をそれぞれの実行部２１の状態設定のためのデータを記憶または退避するエリアに使用することに加え、メインメモリ３０として使用することもできる。
この場合、不揮発性メモリ３５がオペレーションシステム（ＯＳ）、プログラム、テキスト、定数、変数などを記憶し、揮発性のメインメモリ３０が作業領域（ワークエリア）として一時的に使用するデータなどを記憶することとすると、情報処理装置１の電源をオフにしたのち再びオンにする際、ＯＳ、プログラムなどを再度ロードする必要がない。よって、情報処理装置１を、短い時間で実行可能な状態にできる。

［第３の実施の形態］
（情報処理装置１）
第３の実施の形態の情報処理装置１は、第１の実施の形態の制御装置２０と第２の実施の形態の制御装置２０−１、２０−２、…とを併用する。すなわち、第１の実施の形態における制御装置２０は、実行部２１、ＰＬＬ２４に加え、設定部２２と不揮発性メモリ２３を備えている。一方、第２の実施の形態の制御装置２０−１、２０−２、…は、実行部２１、ＰＬＬ２４を備え、設定部２２、不揮発性メモリ２３を備えない。
そこで、第３の実施の形態では、第１の実施の形態における制御装置２０（以下では制御装置２０−０と表記する。）と第２の実施の形態における制御装置２０−１、２０−２、…とを併用し、制御装置２０−０が内蔵する設定部２２と不揮発性メモリ２３とを用いて、制御装置２０−１、２０−２、…を実行可能な状態に設定する。

図８は、第３の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。なお、図８では、制御装置２０−０、２０−１を示している。
第１の実施の形態の情報処理装置１と、同様な部分の説明は省略し、異なる部分を説明する。制御装置２０−０、２０−１はそれぞれの実行部２１がバス４０に接続されている。
そして、制御装置２０−０の設定部２２は、生成するクロック選択信号ＣＬＫＳＥＬを、制御装置２０−０のクロック信号選択部２５に送信するとともに、制御装置２０−１のクロック信号選択部２５にも送信する。

第３の実施の形態における情報処理装置１の動作は、第２の実施の形態と同様である。すなわち、情報処理装置１の電源がオンになって、クロック信号ＣＬＫが安定した後、リセット信号（／ＲＳＴ）が「Ｌ」から「Ｈ」になる（図２の時刻ｃ）。すると、制御装置２０−０の実行部２１、設定部２２、ＰＬＬ２４が動作を開始する。同様に、制御装置２０−１の実行部２１、ＰＬＬ２４が動作を開始する。このとき、制御装置２０−０の実行部２１および制御装置２０−１の実行部２１はクロック信号ＣＬＫにより動作している。

制御装置２０−０の設定部２２は、制御装置２０−０の不揮発性メモリ２３から制御装置２０−０の実行部２１を実行可能な状態に設定するデータを読み出して、制御装置２０−０の実行部２１を設定する。制御装置２０−０の実行部２１が実行可能な状態に設定されると、設定部２２は、不揮発性メモリ２３から制御装置２０−１の実行部２１を実行可能な状態に設定するデータを読み出して、制御装置２０−１の実行部２１を設定する。さらに、制御装置２０−２、…とある場合には、それぞれの制御装置２０−２、…を設定する。このようにして、すべての制御装置２０−０、２０−１、２０−２、…のそれぞれの実行部２１は、実行可能な状態に設定される。
このとき、制御装置２０−１の実行部２１を実行可能な状態に設定するデータは、制御装置２０−０の設定部２２が不揮発性メモリ２３から読み出し、制御装置２０−０の実行部２１を介して、バス４０に読み出される。そして、バス４０を介して制御装置２０−１の実行部２１に送信され、実行部２１が実行可能な状態に設定される。

この間に、制御装置２０−０、２０−１のそれぞれのＰＬＬ２４がロックされ、ＰＬＬクロック信号ＰＣＬＫが安定する。ＰＬＬ２４がロックした後、制御装置２０−０の設定部２２は、クロック選択信号ＣＬＫＳＥＬを生成し、それぞれのクロック信号選択部２５に送信する。それぞれのクロック信号選択部２５は、それぞれの実行部２１の実行部クロック信号ＬＣＬＫをクロック信号ＣＬＫからＰＬＬクロック信号ＰＣＬＫに切り替える。切替のタイミングは、第１の実施の形態と同様に、それぞれの制御装置２０の実行部２１が実行可能な状態に設定された後でなくともよい。状態設定の途中で切り替えれば、状態設定に要する時間を短くすることができる。
すべての制御装置２０−０、２０−１のそれぞれの実行部２１は、実行可能な状態に設定されれば、実行を開始する。
なお、第２の実施の形態における情報処理装置１と同様に、すべての制御装置２０−０、２０−１、…の実行部２１が実行可能な状態に設定されてから、情報処理装置１が動作を開始するようにしてもよく、制御装置２０−０、２０−１、…ごとに順次動作を開始するようにしてもよい。

以上説明したように、第３の実施の形態の情報処理装置１では、第１の実施の形態および第２の実施の形態と同様に、制御装置２０−０、２０−１、…のそれぞれの実行部２１の立ち上り時間が短くなる。
また、第１の実施の形態における制御装置２０（制御装置２０−０）と、第２の実施の形態の制御装置２０（制御装置２０−１、…）とを併用することで、制御装置２０−１、…の大きさを小さくできる。
さらに、不揮発性メモリ２３を制御装置２０−０および制御装置２０−１、２０−２、…で共用することで、不揮発性メモリ２３の使用効率が向上する。

１…情報処理装置、１０…ＣＰＵ、２０、２０−０、２０−１、２０−２、２０−３、２０−４…制御装置、２１…実行部、２２…設定部、２３、３５…不揮発性メモリ、３０…メインメモリ、４０…バス、５０…リセット信号生成部、６０…クロック信号生成部、７０…遅延部、８０…設定部、１００…画像形成装置、１２０…ＵＩ部、１３０…画像形成部、１４０…画像読取部、１５０…送受信部、２００…通信回線、３００…コンピュータ、４００…ファクシミリ装置、５００…サーバ

Claims (9)

1. 論理演算または算術演算をする演算手段と、
   前記演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、
   基準となる第１のクロック信号を生成するクロック信号生成手段と、
   前記第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、
   前記第１のクロック信号または前記第２のクロック信号のいずか一方を選択して前記実行手段に供給するクロック信号選択手段と、
   前記実行手段を実行可能な状態に設定するためのデータを、読み書き可能であって、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、
   電源がオンになってリセットが解除されると、前記クロック信号選択手段に前記第１のクロック信号を選択させ、前記記憶手段より前記データを読み出して前記実行手段に書き込みを開始し、当該実行手段を実行可能な状態に設定する設定手段と
   を備える情報処理装置。
2. 前記記憶手段が記憶するデータは、初めて実行可能な状態にするために前記実行手段に書き込むデータまたは実行が中断したときから再開して実行可能な状態にするために当該実行手段に書き込むデータであることを特徴とする請求項１に記載の情報処理装置。
3. 前記設定手段は、前記リセットが解除されてから予め定められた時間が経過した後、前記クロック信号逓倍手段から前記第２のクロック信号が予め定められた設定値に設定されたことを示す信号を受信した後、または前記実行手段が実行可能な状態に設定された後の少なくともいずれか１つの後に、前記クロック信号選択手段に対して当該第２のクロック信号を選択させることを特徴とする請求項１または２に記載の情報処理装置。
4. 前記実行手段は、供給される前記第１のクロック信号または前記第２のクロック信号のそれぞれに対応して、前記予め定められた機能を実行するために生成する信号のタイミングを設定することを特徴とする請求項１ないし３のいずれか１項に記載の情報処理装置。
5. 前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１ないし４のいずれか１項に記載の情報処理装置。
6. 外部から供給される第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、
   前記第１のクロック信号または前記第２のクロック信号のいずか一方を選択するクロック信号選択手段と、
   電源がオンになってリセットが解除されると、前記第１のクロック信号が供給され、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリからデータが読み出され、書き込みが開始されて実行可能な状態に設定されることで、予め定められた機能を実行する実行手段と
   を備える制御装置。
7. 前記実行手段を実行可能な状態に設定するデータを、前記不揮発性メモリに記憶する記憶手段と、
   電源がオンになってリセットが解除されると、前記クロック信号選択手段に前記第１のクロック信号を選択させて、前記記憶手段より前記データを読み出して前記実行手段に書き込みを開始する設定手段と
   をさらに備えることを特徴とする請求項６に記載の制御装置。
8. 前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項６または７に記載の制御装置。
9. 画像を記録部材に形成する画像形成部と、
   論理演算または算術演算をする演算手段と、当該演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、基準となる第１のクロック信号を生成するクロック信号生成手段と、当該第１のクロック信号を逓倍して第２のクロック信号を生成するクロック信号逓倍手段と、当該第１のクロック信号または当該第２のクロック信号のいずか一方を選択して当該実行手段に供給するクロック信号選択手段と、当該実行手段を実行可能な状態に設定するためのデータを、読み書き可能であって、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、電源がオンになりリセットが解除されることにより、当該クロック信号選択手段に当該第１のクロック信号を選択させ、当該記憶手段より当該データを読み出して当該実行手段に書き込みを開始し、当該実行手段を実行可能な状態に設定する設定手段とを備え、前記画像形成部を制御する制御部と
   を備える画像形成装置。

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