CN103294106A - 信息处理装置、控制装置以及图像形成装置 - Google Patents

Abstract

本发明提供了一种信息处理装置、控制装置以及图像形成装置。信息处理装置包括：运算单元，其执行逻辑运算或算术运算；执行单元，其基于运算结果执行预定功能；时钟信号生成单元，其生成作为基准的第一时钟信号；时钟信号倍增单元，其对第一时钟信号执行倍增操作以生成第二时钟信号；时钟信号选择单元，其选择第一时钟信号或第二时钟信号中的一个并且将所选择的信号提供给执行单元；存储器，其在可读写的非易失性存储器中存储用于将执行单元设置为可执行状态的数据；以及设置单元，当重置解除重置时，设置单元使时钟信号选择单元选择第一时钟信号并且从存储器读取数据以开始写入数据，从而将执行单元设置为可执行状态。

Description

信息处理装置、控制装置以及图像形成装置

技术领域

本发明涉及一种信息处理装置、控制装置以及图像形成装置。

背景技术

信息处理装置由中央处理单元（CPU）和控制装置构成，所述中央处理单元（CPU）执行逻辑运算或算术运算，所述控制装置由专用集成电路（ASIC）等构成并且在CPU的控制下执行预定功能。

JP-A-2003-3367746（专利文件1）公开了一种装置，所述装置包括在独立于信息处理装置中的CPU等中使用的系统重置的系统中操作的控制器，并且具有在系统重置期间在ROM与RAM之间执行数据传输的功能。

JP-A-2003-223089（专利文件2）公开了一种图像形成装置，所述图像形成装置通过接收来自当供应电力时初始化算术处理装置的重置部分的输入来开始为外围控制部设置的专用控制总线的操作，以初始化外围控制部，由此消除了由控制程序初始化外围控制ASIC所需要的时间并且缩短了系统恢复时间。以此方式，图像形成装置实现了低功率消耗并且增强了用户的便利性。

JP-A-2010-170206（专利文件3）公开了一种信息处理装置，所述信息处理装置包括具有非易失性内部寄存器的非易失性电路、具有易失性内部寄存器的一个或更多个易失性电路以及初始化请求机构。初始化请求机构包括一个或更多个电源检测部和初始化请求寄存器，所述电源检测部检测驱动易失性电路的电源关闭的状态，初始化请求寄存器记录电源关闭的状态。当检测到电源关闭的状态时，电源检测部在初始化请求寄存器上记录通知电源关闭的第一信息，并且当在初始化请求寄存器上记录了至少一条或更多条第一信息时，初始化请求机构通知非易失性电路需要对易失性电路进行初始化。当接收到来自初始化请求机构的通知时，非易失性电路根据非易失性电路的内部寄存器中保持的处理的执行状态来设置易失性电路的内部寄存器，并且在设置了内部寄存器之后，信息处理装置开始运行易失性电路。

发明内容

本发明提供了一种信息处理装置等，其中缩短了所述处理器处于可执行状态所花费的上升时间并且通过倍增时钟信号生成时钟信号来进行操作。

根据本发明的第一方面，提供一种信息处理装置，所述信息处理装置包括：运算单元，所述运算单元执行逻辑运算或算术运算；执行单元，所述执行单元基于所述运算单元的运算结果执行预定功能；时钟信号生成单元，所述时钟信号生成单元生成将作为基准的第一时钟信号；时钟信号倍增单元，所述时钟信号倍增单元对第一时钟信号执行倍增操作以生成第二时钟信号；时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和第二时钟信号中的一个并且将所选择的信号提供给所述执行单元；存储器，所述存储器在即使当没有电力供应时也保持所存储的信息的可读写的非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及设置单元，在重置由于接通电源而解除时，所述设置单元使所述时钟信号选择单元选择第一时钟信号并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中，从而将所述执行单元设置为可执行状态。

根据本发明的第二方面，在根据第一方面的信息处理装置中，存储在所述存储器中的所述数据可以是写入所述执行单元中以初始设置所述可执行状态的数据，或是写入所述执行单元中以通过从所述执行被中断的状态恢复所述执行来设置所述可执行状态的数据。

根据本发明的第三方面，在根据第一或第二方面的信息处理装置中，所述设置单元可以至少在下述时刻使所述时钟信号选择单元选择所述第二时钟信号，所述时刻是在从当重置被解除时起经过了预定时间之后的时刻、在从时钟信号倍增单元接收到表示所述第二时钟信号被设置为预设值的信号之后的时刻或在所述执行单元被设置为可执行状态之后的时刻。

根据本发明的第四方面，在根据第一至第三方面的任一方面的信息处理装置中，所述执行单元可以响应于提供的所述第一时钟信号和第二时钟信号来设置为执行预定功能而生成的所述信号的定时。

根据本发明的第五方面，在根据第一至第四方面的任一方面的信息处理装置中，所述非易失性存储器可以是MRAM、FeRAM、PRAM以及ReRAM中的一种。

根据本发明的第六方面，提供了一种控制装置，所述控制装置包括：时钟信号倍增单元，所述时钟信号倍增单元对从外部提供的第一时钟信号执行倍增操作以生成第二时钟信号；时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和第二时钟信号中的一个；以及执行单元，当重置由于电源接通而解除时，通过下述处理使得所述执行单元执行预定功能，在所述处理中，提供所述第一时钟信号，从即使当没有电力供应时也保持所存储的信息的可读写的非易失性存储器读取数据，并且开始写入以将所述执行单元设置为可执行状态。

根据本发明的第七方面，根据第六方面的控制装置可以进一步包括：存储器，所述存储器在所述非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；和设置单元，在重置由于电源接通而解除时，所述设置单元使所述时钟信号选择单元选择所述第一时钟信号，并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中。

根据本发明的第八方面，在根据第六或第七方面的控制装置中，所述非易失性存储器可以是MRAM、FeRAM、PRAM以及ReRAM中的一种。

根据本发明的第九方面，提供一种图像形成装置，所述图像形成装置包括：图像形成部，所述图像形成部在记录材料上形成图像；和控制部，所述控制部控制所述图像形成部，并且所述控制部包括：运算单元，所述运算单元执行逻辑运算或算术运算；执行单元，所述执行单元基于所述运算单元的运算结果来执行预定功能；时钟信号生成单元，所述时钟信号生成单元生成作为基准的第一时钟信号；时钟信号倍增单元，所述时钟信号倍增单元通过对所述第一时钟信号执行倍增操作来生成第二时钟信号；时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和第二时钟信号中的一个并且将所选择的信号提供给所述执行单元；存储器，所述存储器在即使当没有电力供应时也保持所存储的信息的可读写的非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及设置单元，在重置由于电源接通而解除时，所述设置单元使所述时钟信号选择单元选择所述第一时钟信号，并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中，从而将所述执行单元设置为可执行状态。

根据本发明的第一方面，与所述信息处理装置不包括所述时钟信号选择单元的情况相比，能够缩短所述信息处理装置变为可执行状态所花费的上升时间。

根据本发明的第二方面，与所述信息处理装置不包括本构造的情况相比，所述信息处理装置的处理能够从中断状态恢复。

根据本发明的第三方面，与所述信息处理装置不包括本构造的情况相比，所述信息处理装置能够以预设速度更迅速地转换至待执行的操作。

根据本发明的第四方面，与没有响应于第一时钟信号和第二时钟信号中的每一个来设置定时的情况相比，能够缩短信息处理装置的上升时间。

根据本发明的第五方面，与信息处理装置不包括本构造的情况相比，能够更进一步缩短所述信息处理装置的上升时间。

根据本发明的第六方面，与信息处理装置不包括所述时钟信号选择单元的情况相比，能够缩短上升时间。

根据本发明的第七方面，与信息处理装置不包括所述存储器和所述设置单元的情况相比，能够更进一步减少构成信息处理装置的部件的数量。

根据本发明的第八方面，与信息处理装置不包括本构造的情况相比，能够进一步缩短上升时间。

根据本发明的第九方面，与图像形成装置不包括本构造的情况相比，能够缩短图像形成装置的启动所需要的时间。

附图说明

基于以下附图详细描述本发明的示例性实施方式，其中：

图1是示出应用了第一示例性实施方式的信息处理装置的总体构造的示例的示图；

图2是示出信息处理装置的操作的时序图；

图3是示出包括不具有时钟信号选择部的控制装置的信息处理装置的总体构造的示例的示图；

图4是示出包括不具有时钟信号选择部的控制装置的信息处理装置的操作的时序图；

图5是示出图像形成装置的构造的示例的示图；

图6是示出图像形成装置与连接至通信线路的设备之间的关系的示图；

图7是示出应用了第二示例性实施方式的信息处理装置的总体构造的示例的示图；以及

图8是示出应用了第三示例性实施方式的信息处理装置的总体构造的示例的示图。

具体实施方式

下文中，将参照附图详细描述本发明的示例性实施方式。

第一示例性实施方式

信息处理装置1

图1是示出应用了第一示例性实施方式的信息处理装置1的总体构造的示例的示图。

信息处理装置1包括：作为运算单元的示例的中央处理单元（下文中称为CPU）10，其包括执行逻辑运算或算术运算的算术逻辑单元（ALU）等；控制装置20，控制装置20基于CPU 10的运算结果执行预定功能；可读写的主存储器30；总线40，所述总线40发送数据、地址、命令等；重置信号生成部50，所述重置信号生成部50作为重置信号生成单元的示例，生成用于指示重置为控制装置20的预定状态的重置信号（/RST）；以及时钟信号生成部60，所述时钟信号生成部60作为时钟信号生成单元的示例，生成作为第一时钟信号的示例的时钟信号CLK。

时钟信号CLK是在信息处理装置1中作为基准的信号。

主存储器30可以是诸如DRAM的易失性存储器或稍后描述的非易失性存储器。

信息处理装置1可包括只读存储器（ROM）。

控制装置20包括：作为执行单元的示例的执行部21，所述执行部21执行预定功能；设置部22，所述设置部22作为设置单元的示例，当重置由于重置信号（/RST）而解除时，设置部22将执行部21设置为可执行状态；非易失性存储器23，所述非易失性存储器23存储用于将执行部21设置为可执行状态的数据；作为时钟信号倍增单元的示例的锁相环（PLL）电路24（下文中称为PLL 24），其接收时钟信号CLK并且生成作为由使用预定倍率进行倍增生成的第二时钟信号的示例的PLL时钟信号PCLK；以及作为时钟信号选择单元的示例的时钟信号选择部25，其选择和切换时钟信号CLK和PLL时钟信号PCLK中的一个作为执行部21内的执行部时钟信号LCLK。

与CPU 10类似地，执行部21由包括ALU、定序器、计数器、寄存器等的逻辑电路构成。即，基于从CPU 10接收的命令，执行部21访问存储器，处理从存储器取得的数据，等等，从而在控制装置20中执行预定功能。

如果将PLL 24提供给控制装置20，以通过使用通过对时钟信号CLK进行倍增获得的PLL时钟信号PCLK来操作执行部21，则与使用时钟信号CLK来操作执行部21的情况相比，执行部21以更高速度操作。另外，与使时钟信号CLK成为高频信号的情况相比，执行部21不容易受到噪声的影响并且容易以高速度进行操作。

关于控制装置20的示例，将描述作为使用信息处理装置1作为控制部的装置的示例的图像形成装置100（稍后在图5中描述）。

在此，执行部21、设置部22、非易失性存储器23以及时钟信号选择部25通过ASIC等构成作为单个半导体芯片的控制装置20。执行部21、设置部22、非易失性存储器23以及时钟信号选择部25中的每个可构成单个半导体芯片，或它们中的一些可一起构成半导体芯片。

在本说明书中，“/RST”中的标记“/”等被置于跟随该标记的符号（字母等）之上（上横），并且表示由该符号（字母等）表示的信号是负逻辑（在所述附图中，在符号上标记上横，并且在端子上标记○）。

下面将描述设置部22的功能。

与CPU10的控制无关地，当重置因电源从关闭状态转变为接通而解除时，第一示例性实施方式的控制装置20将执行部21设置为能够执行预定功能的状态。

执行部21的可执行状态可以是控制装置20第一次变为可执行时的执行部21的状态（初始状态），或可以是从执行部21的执行被中断时的中断状态恢复执行部21的执行的状态。

执行中断状态的示例包括就在执行部21从启用状态转换到关闭状态之前的状态（下文中，称为“就在中断之前的状态”）。由于控制装置20由执行部21控制，因此当执行部21可执行时，控制装置20也变为可执行。下文中，将描述执行部21，但这些描述也同样适用于控制装置20。

用于将执行部21设置为初始状态或就在中断之前的状态的数据被存储在非易失性存储器23中。

当重置解除时，设置部22从非易失性存储器23读取用于将执行部21设置为可执行状态（初始状态或就在中断之前的状态）的数据，并且将该数据写入（设置）在执行部21中。

如上所述，在第一示例性实施方式的信息处理装置1中，控制装置20包括设置部22。因此，控制装置20的执行部21可在与CPU 10的控制无关的情况下设置为可执行状态。

就在在执行部21从启用状态转换为关闭状态之前，或在执行部21执行其功能时，用于将执行部21设置为就在中断之前的状态的数据被写入（保存至）非易失性存储器23中。以此方式，当执行部21从关闭状态转换至启用状态时，执行部21的执行可从关闭状态开始之前的执行中断状态恢复。

就在执行部21从启用状态转换至关闭状态之前，当没有时间将用于将执行部21设置为就在中断之前的状态的数据写入非易失性存储器23中时，从就在中断之前的状态恢复执行部21的执行不能。

另一方面，如果在执行部21执行其功能时将用于设置执行部21的状态的数据（寄存器、计数器等的数据，和关于定序器、触发器等的数据）写入（保存）到非易失性存储器23中，则即使当没有时间将用于将执行部21设置为就在中断之前的状态的数据写入（保存）至非易失性存储器23中时，仍能够从就在中断之前的状态恢复执行部21的执行。

当设置部22由诸如定序器的硬件构成时，执行部21可由硬件控制设置为可执行状态。在此情况下，缩短了设置可执行状态所需要的时间（需要的时间较短）。然而，执行部21也可由软件执行的控制（软件控制）设置为可执行状态。

非易失性存储器23具有存储被表示为“1”/“0”的数据的功能。术语“非易失性”意味着在供应电力时和即使当没有电力供应时都能存储数据。因此，如果将用于将执行部21设置为可执行状态的数据存储在非易失性存储器23中，则即使执行部21处于关闭状态也不会丢失数据。

作为非易失性存储器23，诸如DRAM和SRAM的高速可读写的非易失性存储器是优选的。这样的非易失性存储器包括磁阻RAM（表示为MRAM）、铁电RAM（表示为FeRAM）、相变RAM（表示为PRAM）、电阻RAM（表示为ReRAM）等。

在MRAM中，两片磁层压膜被插入在隧穿磁阻膜之间。MRAM利用磁阻（MR）效应存储信息（“1”/“0”），所述磁阻效应（MR）是隧穿磁阻膜的电阻由于堆叠的磁层压膜的磁化所形成的相对角而改变的现象。FeRAM利用诸如PZT（Pb（Zr，Ti）O3）的铁电体的极化来存储信息（“1”/“0”）。PRAM利用伴随有硫族化物的相位改变的电阻改变来存储信息（“1”/“0”）。ReRAM通过使用由施加电压导致的电阻中的巨变（巨电致电阻（CER）效应）来利用电阻变化存储信息（“1”/“0”）。

与DRAM和SRAM类似地，使用这些非易失性存储器（MRAM、FeRAM、PRAM以及ReRAM），能够在半导体基板上高密度地以矩阵形状布置单元，并且通过一体形成的驱动电路高速地执行读取和写入。此外，覆写的次数基本无限制或者非常大（下文中，表示为“对覆写的次数几乎没有限制”）。

因此，易于将这些MRAM、FeRAM、PRAM、ReRAM等应用于非易失性存储器23。

非易失性存储器还包括闪存存储器、电可擦除可编程ROM（EEPROM）等，所述闪存存储器根据是否存在积聚于MOS晶体管的栅电极（浮置栅）中的电荷来存储信息（“1”/“0”）。利用闪存存储器和EEPROM，可电气地读取和写入状态（“1”/“0”），但是与上述非易失性存储器（MRAM、FeRAM、PRAM、ReRAM等）相比，读写的速度，尤其是写入的速度较慢。此外，在闪存存储器和EEPROM中，覆写次数受到限制。

闪存存储器和EEPROM可应用于非易失性存储器23。

可使用诸如DRAM和SRAM的易失性存储器来替代非易失性存储器23。在此情况中，可使用电池等作为后备，使得即使当断开信息处理装置1的电源时也可以存储数据。

接下来，描述信息处理装置1中的连接关系和信号流。

CPU 10、控制装置20的执行部21以及主存储器30分别连接至能够双向收发数据、地址、命令等的总线40。即，CPU 10、控制装置20（执行部21）以及主存储器30并行连接至总线40，并且能够经由总线40彼此收发数据、地址、命令等。

重置信号生成部50生成重置信号（/RST）并且将重置信号（/RST）发送至CPU10和控制装置20的执行部21、设置部22以及PLL 24。

时钟信号生成部60生成时钟信号（CLK）并且将时钟信号（CLK）发送至控制装置20的设置部22、PLL 24以及时钟信号选择部25。

在控制装置20中，执行部21和设置部22经由使它们能够彼此收发数据、地址、命令等的总线彼此连接。同样，设置部22和非易失性存储器23经由使它们能够彼此收发数据、地址、命令等的总线彼此连接。

采用2输入1输出模式的时钟信号选择部25通过切换来选择并输出两个输入中的一个。

时钟信号选择部25中的两个输入中的一个是时钟信号CLK，并且另一个是由PLL 24生成的PLL时钟信号PCLK。时钟信号和PLL时钟信号PCLK中的一个被选择并且成为作为输出的执行部时钟信号LCLK。

即，时钟信号选择部25选择（切换）PLL时钟信号PCLK和时钟信号CLK中的一个以获得执行部时钟信号LCLK。

下面将描述信息处理装置1的操作。

图2是示出信息处理装置1的操作的时序图。图2示出信息处理装置1的电源的接通/断开状态(图2中表示为“电源”；下文中，将在括号中描述图2中的表示)、时钟信号生成部60的状态（CLK的状态）、重置信号（/RST）的电平、PLL 24的状态（PLL的状态）、执行部时钟信号LCLK的源（LCLK源）、设置部22的状态（设置部的状态）以及执行部21的状态（执行部的状态）。

重置信号（/RST）包括高电平（下文中，表示为“H”）和低电平（下文中，表示为“L”）。例如，“L”是0V，并且“H”是5V。

另外，时间按照例如时刻a、时刻b、时刻c、…等的字母顺序流逝。

在接通信息处理装置1的电源时的时刻a处，重置信号（/RST）是“L”。当重置信号（/RST）从“L”转换至“H”（当重置解除时）时，CPU 10、执行部21、设置部22以及PLL 24开始操作。

另外，时钟信号选择部25选择时钟信号CLK作为执行部时钟信号LCLK。

在时刻a，信息处理装置1的电源接通。即使电源接通，就在之后，时钟信号CLK仍处于频率不稳定或振荡幅度小的不稳定状态（在图2中表示为“不稳定”）中。

此时，时钟信号CLK已经被发送至控制装置20的执行部21、设置部22以及PLL24。然而，重置信号（/RST）保持在“L”，并且执行部21、设置部22以及PLL 24仍然处于停止状态中。这是因为在电源接通之后，如果存在在操作状态稳定之前需要等待一会的部件（例如晶体振荡器），则信息处理装置将等待直至操作状态稳定。以此方式，抑制信息处理装置1的不稳定操作。

在时刻b处，时钟信号CLK稳定。

此后，在时钟信号CLK稳定时的时刻b之后的时刻c，重置信号生成部50将重置信号（/RST）从“L”转换至“H”，从而解除重置。时刻a与时刻c之间的时间差可通过为重置信号生成部50提供由具有预定时间常数的电容（C）和电阻（R）构成的集成电路等来获得。

如上所述，重置信号（/RST）被并行地发送至CPU 10、执行部21、设置部22以及PLL 24，并且当重置信号（/RST）解除时，PLL 24开始操作。然而，就在操作开始之后，从PLL 24输出的PLL时钟信号PCLK处于频率和相位变化且不稳定的未锁定状态（图2中描述为“未锁定”）。此后，PLL 24转换至其中通过使频率和相位达到预定值来控制并稳定频率和相位的锁定状态(图2中表示为“锁定”)。在一些情况下，所述未锁定状态将表示为不稳定状态，并且所述锁定状态被表示为稳定状态。

另一方面，由于稳定的时钟信号CLK被提供给执行部21和设置部22，因此设置部22开始用于将执行部21设置为可执行状态的处理（图2中表示为“状态设置”）。另外，在时刻c处，执行部时钟信号LCLK是时钟信号CLK。

在时刻d处，从PLL24输出的PLL时钟信号PCLK处于锁定状态。

这时，设置部22继续执行用于将执行部21设置为可执行状态的处理（状态设置）。另外，在时刻d，执行部时钟信号LCLK是时钟信号CLK。

在时刻e，设置部22完成用于将执行部21设置为可执行状态的处理（状态设置）。以此方式，执行部21开始执行（图2中表示为“执行”）。

随后，设置部22将用于指示将执行部21的执行部时钟信号LCLK从时钟信号CLK转换到PLL时钟信号PCLK的时钟选择信号CLKSEL发送至时钟信号选择部25。以此方式，时钟信号选择部25将执行部21的执行部时钟信号LCLK从时钟信号CLK转换到PLL时钟信号PCLK。

此后，执行部21使用PLL时钟信号PCLK作为执行部时钟信号LCLK来进行操作。

如上所述，在本示例性实施方式中，时钟信号选择部25被设置为选择时钟信号CLK和PLL时钟信号PCLK中的一个作为执行部21的执行部时钟信号LCLK。因此，即使当PLL 24处于未锁定状态中时，设置部22仍可开始用于将执行部21设置为可执行状态的处理（状态设置）。因此，不需要等待PLL 24处于锁定状态。

另外，在上述描述中，在时刻e处，即在设置部22完成用于将执行部21设置为可执行状态的处理（状态设置）时的时刻，执行部时钟信号LCLK被从时钟信号CLK转换为PLL时钟信号PCLK。然而，用于转换执行部时钟信号LCLK的转换定时可处于PLL 24锁定的时刻d之后。

因此，可将转换定时设置为在重置信号（/RST）从“L”转换到“H”时的时刻c之后锁定PLL 24所需要的时间（比从时刻c到时刻d的时间长的时间）。所述时间是从解除重置时起经过的预定时间，并且可由例如由具有预定时间常数的电容器（C）和电阻（R）构成的集成电路等来设置。

此外，可采用以下结构，其中，当PLL 24锁定时（当锁定完成时），即，当PLL时钟信号PCLK被设置为预定值时，设置部22从PLL 24接收锁定完成信号，从而设置部22接收到锁定完成信号时的时刻可以被设置为切换定时。

可结合上述三种类型的切换定时，以便创建执行两种或三种类型的切换的切换定时。

接下来，将与第一示例性实施方式的控制装置20相比较地描述不包括时钟信号选择部25的控制装置20。

图3是示出包括不具有时钟信号选择部25的控制装置20的信息处理装置1的总体构造的示例的示图。

与图1中示出的信息处理装置1不同的是，在此信息处理装置1中，控制装置20不包括时钟信号选择部25。另一方面，此信息处理装置1包括延迟部70。

延迟部70连接至重置信号生成部50，并且对重置信号生成部50所生成的重置信号（/RST）进行延迟。延迟部70是例如由具有预定时间常数的电容器（C）和电阻（R）构成的集成电路等。

重置信号生成部50生成PLL重置信号（/PLLRST）并且将PLL重置信号（/PLLRST）发送至控制装置20的PLL 24和延迟部70。延迟部70接收PLL重置信号（/PLLRST）并且将延迟后的SYS重置信号（/SYSRST）发送至CPU 10和控制装置20的执行部21和设置部22。

同时，时钟信号生成部60将时钟信号CLK发送至控制装置20的PLL 24和设置部22。PLL 24生成PLL时钟信号PCLK并且将PLL时钟信号PCLK发送至执行部21。在此，执行部时钟信号LCLK是PLL时钟信号PCLK。即，由于未提供时钟信号选择部25，因此时钟信号CLK不可用作执行部时钟信号LCLK。

其它构成与图1中相同，所以省略其描述。

图4是示出包括不具有时钟信号选择部25的控制装置20的信息处理装置1的操作的时序图。

时刻a、时刻b、时刻c、…与图2的时序图中的相同。

与图2类似地，在时刻a，信息处理装置1的电源从断开状态变为接通状态，并且在时刻b处，时钟信号CLK是稳定的。

在时钟信号CLK稳定的时刻b之后的时刻c处，重置信号生成部50将PLL重置信号（/PLLRST）从“L”转换至“H”。因此，PLL 24解除重置并且开始操作。在此，就在在操作开始之后，从PLL 24输出的PLL时钟信号PCLK处于频率和相位变化的未锁定状态（“未锁定”）。

在时刻d处，从PLL 24输出的PLL时钟信号PCLK转换为锁定状态（“锁定”）。

在时刻e处，延迟部70发送至执行部21和设置部22的SYS重置信号（/SYSRST）从“L”转换至“H”。因此，对于执行部21和设置部22解除重置，并且设置部22开始对于执行部21的状态设置。因此，执行部21被设置为可执行状态。当SYS重置信号（/SYSRST）从“L”成为“H”时的时刻被设置为处于PLL 24锁定之后（在蚀刻d之后）。

在时刻f，设置部22完成对于执行部21的状态设置，并且然后执行部21开始执行。

图2将与图4进行比较。

利用图1和图2描述的第一示例性实施方式的信息处理装置1中的控制装置20包括时钟信号选择部25并且被构造为使得执行部21可以利用时钟信号CLK进行操作。因此，执行部21在时刻e处开始执行。

另一方面，在利用图3和4描述的不包括时钟信号选择部25的控制装置20中，在PLL 24锁定之后（在时刻d之后）执行状态设置。因此，执行部21在时刻f开始执行。

即，在利用图1和2描述的第一示例性实施方式的信息处理装置1中的控制装置20中，缩短了直到执行开始之前所需要的时间（图4的时刻f变为图2的时刻e）。

在图1中，信号控制装置20连接至总线40，但多个控制装置20可分别连接至总线40。

如上所述，控制装置20包括PLL 24并且通过使用由PLL 24对输入时钟信号CLK进行倍增而获得的PLL时钟信号PCLK来操作执行部21，从而与使用时钟信号CLK进行操作的情况相比较，执行部21以更高速度进行操作。然而，在此类型的控制装置20中，为了正常操作执行部21，由PLL 24生成的PLL时钟信号PCLK需要是稳定的，即，PLL 24需要被锁定。

因此，如果执行部21的执行部时钟信号LCLK被设置为PLL时钟信号PCLK，则执行部21不可操作直至PLL 24被锁定。因此，启动执行部21、控制装置20以及信息处理装置1需要花费时间。

就此方面而言，在第一示例性实施方式中，能够选择并且使用时钟信号CLK和PLL时钟信号PCLK中的一种作为执行部21的执行部时钟信号LCLK。因此，当PLL24未锁定时，已经稳定的时钟信号CLK被设置为执行部时钟信号LCLK，并且开始用于将执行部21设置为可执行状态的状态设置。即，在启动执行部21所需要的时间中，可缩短PLL 24未锁定的那段时间（图4中从时刻c到时刻d的持续时间）。

时钟信号CLK的频率低于由对时钟信号CLK进行倍增所生成的PLL时钟信号PCLK的频率。因此，如果时钟信号CLK被设置为执行部时钟信号LCLK，则与PLL时钟信号PCLK被设置为执行部时钟信号LCLK的情况相比，执行部21的操作具有更大延迟。然而，由于无需等待PLL 24处于锁定状态即可开始状态设置，所以缩短了执行部21的上升时间。

另外，执行部21可以根据执行部时钟信号LCLK是时钟信号CLK还是PLL时钟信号PCLK来改变用于设置执行部21的操作的定时参数。以此方式，即使执行部时钟信号LCLK是具有比PLL时钟信号PCLK的频率低的频率的时钟信号CLK，也能够抑制执行部21的操作的延迟。

定时参数是执行部21基于执行部时钟信号LCLK生成的信号的定时。

例如，在某些情况下，在执行部21中，在后段电路中使用通过对PLL 24的倍增操作生成的PLL时钟信号PCLK执行分频而获得的信号。在此情况中，当执行部时钟信号LCLK是时钟信号CLK时，通过减少分频比可防止后段电路中的操作的延迟。

当PLL 24对时钟信号CLK以倍率4执行倍增操作时，按照时钟信号CLK的执行部21的操作被减少至按照PLL时钟信号PCLK执行的操作的1/4。此时，如果提供给后段电路的信号的分频比被设置为1/4倍，则可抑制后段电路的操作的降低。

在一些情况中，例如在主存储器30是双倍数据速率同步动态随机访问存储器（DDR SDRAM）的情况下，对于访问信号的频率设置下限。在此情况中，当执行部21使用时钟信号CLK进行操作时，访问信号的定时参数改变为使得访问信号的频率不远低于下限。以此方式，抑制了访问主存储器30的失败。

设置部22将时钟选择信号CLKSEL发送至时钟信号选择部25。因此，如果时钟选择信号CLKSEL也被发送至执行部21，则执行部21可检测执行部时钟信号LCLK是时钟信号CLK还是PLL时钟信号PCLK。因此，执行部21可根据时钟选择信号CLKSEL（执行部时钟信号LCLK）来设置定时参数。

定时参数可从利用时钟选择信号CLKSEL从预先准备的多个参数中选择，或可通过计算时钟信号CLK与PLL时钟信号PCLK之间的比率来设置。

信息处理装置1可包括多个控制装置20。如果多个控制装置20并行地发送重置信号(/RST)和时钟信号CLK，则多个控制装置20的执行部21中的每一个可被并行设置为可执行状态。

接下来，将描述第一示例性实施方式的信息处理装置1被配置为图像形成装置100的控制部的情况。

图像形成装置100

图5是示出图像形成装置100的构造的示例的示图。

图像形成装置100包括作为控制部的信息处理装置1、诸如用户用于提供指示的按钮的用户接口(UI)部120、诸如打印机的图像形成部130、诸如扫描仪的图像读取部140、通信线路200（见稍后描述的图6）、以及用于收发数据等的收发部150。

作为控制部的信息处理装置1包括四个控制装置20-1至20-4。控制装置20-1是具有控制UI部120的功能的UI控制装置，控制装置20-2是具有控制图像形成部130的功能的图像形成控制装置，控制装置20-3是具有控制图像读取部140的功能的图像读取控制装置，并且控制装置20-4是具有控制收发部150的功能的收发控制装置。在图像形成装置100的描述中，控制装置20-1至20-4将被分别描述为UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4。

UI部120连接至UI控制装置20-1，图像形成部130连接至图像形成控制装置20-2，图像读取部140连接至图像读取控制装置20-3，并且收发部150连接至收发控制装置20-4，从而可以收发数据、命令等。

UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4以与图1示出的控制装置20相同的方式构造。UI控制装置20-1的执行部21（见图1）经由使得能够彼此收发数据、命令等的总线连接至UI部120。图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4也以相同方式构造。

重置信号生成部50将重置信号（/RST）并行地发送至UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4。时钟信号生成部将时钟信号CLK并行地发送至UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4。

UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4中的每一个与图1中示出的控制装置20相同。因此，重置信号（/RST）（在图5中，重置信号表示为单个信号）由每个执行部21、设置部22以及PLL 24并行接收。同样，时钟信号CLK（在图5中，时钟信号表示为单个信号）由每个设置部22、PLL 24以及时钟信号选择部25并行接收。

UI部120是由例如按钮或触摸板构成的输入装置，并且用户在此部输入指示。UI控制装置20-1将来自UI部120中的用户输入的指示发送至CPU 10，从CPU 10接收命令，并且控制UI部120响应来自用户的指示（切换输入屏幕等）。

图像形成部130可以是采用利用LED等等在感光鼓上写入潜像、通过使用墨粉使潜像显影以及将图像转印至诸如纸张的记录材料上的方法的打印机，也可以是采用通过使用喷墨等在记录材料上形成图像的方法的打印机。图像形成控制装置20-2将主存储器30中的图像数据发送至图像形成部130，或从图像形成部130接收关于操作状态的数据并且将数据发送至CPU 10。

图像读取部140可以是采用使面向其上记录有图像的记录材料的光接收元件阵列执行扫描的方法的图像读取装置，也可以是采用通过使用诸如CCD的成像元件读取图像的方法的成像装置。图像读取控制装置20-3被置于CPU 10与图像读取部140之间。图像读取控制装置20-3从CPU 10接收用于设置图像读取部140的读取条件的数据，并且将数据发送至图像读取部140，或接收由图像读取部140读取的图像数据并且将图像数据发送至主存储器30。

收发部150接收从计算机300或传真设备400经由通信线路200发送的诸如图像的数据（见稍后描述的图6）。收发控制装置20-4将由收发部150接收的数据发送至CPU 10或主存储器30。此外，收发部150将诸如由图像读取部140读取的图像的数据，经由收发控制装置20-4发送至连接至通信线路200的计算机300或传真设备400。

图6是示出图像形成装置100与连接至通信线路200的设备之间的关系的示图。

图像形成装置100经由收发部150连接至诸如互联网、电话网络等的通信线路200。另外，计算机300、传真设备400、服务器500等连接至通信线路200。

下面将参考图5和6来描述图像形成装置100的基本操作。

图像形成装置100利用图像形成部130在记录材料上打印由图像读取部140读取的图像。

图像形成装置100还利用图像形成部130在记录介质上打印从设置在图像形成装置100外部的计算机300、传真设备400或服务器500经由通信线路200发送的诸如图像的数据。

同时，图像形成装置100将诸如由图像读取部140读取的图像的数据从收发部150经由通信线路200发送至设置在图像形成装置100外部的计算机300和/或传真设备400。

期望的是，在不使用图像形成装置100时不将电流施加给图像形成装置100。例如，装置被设置为完全没有从电源供应电力的完全停止状态，或被设置为为节电而停止部分功能的休眠状态。当使用装置时，期望的是，完全停止状态或休眠状态迅速切换到可执行状态。

因此，如图5中所示，如果使用第一示例性实施方式中的信息处理装置1作为图像形成装置100的控制部，则UI控制装置20-1、图像形成控制装置20-2、图像读取控制装置20-3以及收发控制装置20-4并行地接收重置信号（/RST）以便解除重置。因此，每个执行部21使用时钟信号CLK作为执行部时钟信号LCLK进行操作，并且设置部22开始对于执行部21的状态设置。

因此，如上所述，与在PLL 24锁定之后开始对于执行部21的状态设置的情况相比，执行部21可以在短时间内开始执行。

第二示例性实施方式

信息处理装置1

在第一示例性实施方式的信息处理装置1中，控制装置20除执行部21和PLL 24之外还包括设置部22和非易失性存储器23。在第二示例性实施方式的信息处理装置1中，控制装置20包括执行部21和PLL 24，但是不包括设置部22和非易失性存储器23。此外，设置部22和非易失性存储器23采用与控制装置20分离的构造。

图7是示出应用了第二示例性实施方式的信息处理装置1的总体构造的示例的示图。在第二示例性实施方式中，除第一示例性实施方式的信息处理装置1中的CPU 10、主存储器30、重置信号生成部50以及时钟信号生成部60之外，信息处理装置1还包括非易失性存储器35、设置部80以及多个控制装置20。在此，多个控制装置20描述为控制装置20-1、20-2、…。在图7中，示出了控制装置20-1和20-2。

控制装置20-1和20-2中的每一个包括执行部21、PLL 24以及时钟信号选择部25。

即，第二示例性实施方式的信息处理装置1的控制装置20被构造为从第一示例性实施方式的控制装置20中取出设置部22和非易失性存储器23并且使其分别成为设置部80和非易失性存储器35。

控制装置20-1和20-2以及设置部80由独立ASIC等构成。

重置信号生成部50生成重置信号（/RST）并且将重置信号（/RST）并行地发送至CPU 10、设置部80以及控制装置20-1和20-2中的每一个的执行部21和PLL24。

时钟信号生成部60生成时钟信号CLK并且将时钟信号CLK发送至设置部80和控制装置20-1和20-2中的每一个的PLL 24和时钟信号选择部25。

设置部80生成时钟选择信号CLKSEL并且将时钟选择信号CLKSEL发送至控制装置20-1和20-2中的每一个的时钟信号选择部25。

第二示例性实施方式的信息处理装置1的操作与第一示例性实施方式中的相同。即，在信息处理装置1的电源接通并且时钟信号CLK稳定之后，重置信号（/RST）从“L”变成“H”（图2的时刻c）。然后，设置部80与控制装置20-1和20-2中的每一个的执行部21和PLL 24开始操作。设置部80从非易失性存储器35按顺序读取用于将每个执行部21设置为可执行状态的数据，并且按顺序执行对于每个执行部21的状态设置。

随后，在PLL 24锁定（图2中的时刻d）之后，每个时钟信号选择部25通过使用从设置部80接收的时钟选择信号CLKSEL将执行部时钟信号LCLK从时钟信号CLK切换至PLL时钟信号PCLK。

与第一示例性实施方式一样，切换时刻不需要处于完成将每个执行部21设置为可执行状态（状态设置）之后。如果在状态设置处理中间切换信号，则可以缩短状态设置所需要的时间。

当设置为可执行状态时，每个执行部21开始执行。

信息处理装置1可以在所有执行部21都被设置为可执行状态之后开始操作，或可以按照控制装置20-1和20-2的顺序开始操作。

在此，存在控制装置20-1和20-2，但也可以存在诸如控制装置20-3、…的更多控制装置。

此外，在对于每个执行部21执行状态设置时，设置部80经由总线40将“BUSY”状态通知给CPU 10。因此，图7未示出BUSY信号的路径。

如上所述，设置部22和非易失性存储器23被从第一示例性实施方式的控制装置20中取出，所以减小了控制装置20-1、20-2、…的尺寸。

此外，一对设置部80和非易失性存储器35可执行对于多个控制装置20-1、20-2、…中的每一个执行部21的状态设置。

此外，由于在控制装置20-1、20-2、…之间共享非易失性存储器35，所以改进了使用非易失性存储器35的效率。

诸如可高速访问的MRAM的非易失性存储器35不仅可用作其中存储或保存用于对于每个执行部21执行状态设置的数据的区域，而且也可用作主存储器30。

在此情况中，如果将操作系统（OS）、程序、文本、常数、变量等存储在非易失性存储器35中，并且将临时使用的数据等存储在作为工作区域的易失性主存储器30中，则在断开信息处理装置1的电源之后再一次接通信息处理装置1的电源时不需要重新加载OS、程序等。因此，能够在短时间内将信息处理装置1设置为可执行状态。

第三示例性实施方式

信息处理装置1

第三示例性实施方式的信息处理装置1使用第一示例性实施方式的控制装置20和第二示例性实施方式的控制装置20-1、20-2、…。即，除执行部21和PLL 24之外，第一示例性实施方式的控制装置20还包括设置部22和非易失性存储器23。另一方面，第二示例性实施方式的控制装置20-1、20-2、…包括执行部21和PLL 24，但是不包括设置部22和非易失性存储器23。

因此，在第三示例性实施方式中，通过使用第一示例性实施方式中的控制装置20（下文中，表示为控制装置20-0）和第二示例性实施方式中的控制装置20-1、20-2、…，并且使用内置于控制装置20-0中的设置部22和非易失性存储器23，将控制装置20-1、20-2、…设置为可执行状态。

图8是示出应用了第三示例性实施方式的信息处理装置1的总体构造的示例的示图。图8示出了控制装置20-0和20-1。

不描述与第一示例性实施方式的信息处理装置1相同的部分，并且将描述不同部分。控制装置20-0和20-1中的每一个的执行部21连接至总线40。

控制装置20-0的设置部22将生成的时钟选择信号CLKSEL发送至控制装置20-0的时钟信号选择部25和控制装置20-1的时钟信号选择部25。

第三示例性实施方式的信息处理装置1的操作与第二示例性实施方式中的相同。即，在接通信息处理装置1的电源并且时钟信号CLK稳定之后，重置信号（/RST）从“L”变成“H”（图2的时刻c）。然后，控制装置20-0的执行部80、设置部22以及PLL 24开始操作。同样，控制装置20-1的执行部21和PLL 24开始操作。此时，利用时钟信号CLK来操作控制装置20-0的执行部21和控制装置20-1的执行部21。

控制装置20-0的设置部22从控制装置20-0的非易失性存储器23读取用于将控制装置20-0的执行部21设置为可执行状态的数据，并且对控制装置20-0的执行部21进行设置。当控制装置20-0的执行部21被设置为可执行状态时，设置部22从非易失性存储器23读取用于将控制装置20-1的执行部21设置为可执行状态的数据，并且对控制装置20-1的执行部21进行设置。当存在控制装置20-2、…时，执行对于每个控制装置20-2、…的上述设置。以此方式，将所有控制装置20-0、20-1、20-2、…中的每个执行部21设置为可执行状态。

此时，用于将控制装置20-1的执行部21设置为可执行状态的数据由控制装置20-0的设置部22从非易失性存储器23读取，并且经由控制装置20-0的执行部21由总线40读取。此后，数据经由总线40发送至控制装置20-1的执行部21，由此将执行部21设置为可执行状态。

同时，控制装置20-0和20-1的每个PLL 24被锁定，从而PLL时钟信号PCLK被稳定。在PLL 24锁定之后，控制装置20-0的设置部22生成时钟选择信号CLKSEL并且将时钟选择信号CLKSEL发送至每个时钟信号选择部25。每个时钟信号选择部25将每个执行部21的执行部时钟信号LCLK从时钟信号CLK切换至PLL时钟信号PCLK。与第一示例性实施方式相同，切换时刻不需要处于每个控制装置20的执行部21被设置为可执行状态时之后。如果在状态设置中间切换信号，则可以缩短状态设置所需要的时间。

当设置为可执行状态时，所有控制装置20-0和20-1的每个执行部21开始执行。

与第二示例性实施方式的信息处理装置1类似地，信息处理装置1可以在所有控制装置20-0、20-1、…的执行部21被设置为可执行状态之后开始操作，或者按照控制装置20-0、20-1、…的顺序开始操作。

如上，在第三示例性实施方式的信息处理装置1中，与第一示例性实施方式和第二示例性实施方式相同地，缩短了控制装置20-1、20-2、…中的每个执行部21的上升时间。

此外，由于使用了第一示例性实施方式的控制装置20（控制装置20-0）和第二示例性实施方式的控制装置20（控制装置20-1、…），所以可以减小控制装置20-1、…的尺寸。

此外，由于在控制装置20-0、20-1、20-2、…之间共享非易失性存储器23，所以改进了使用非易失性存储器23的效率。

为了例示和说明的目的，已经提供了对本发明的示例性实施方式的上文描述。并非旨在对本发明进行穷尽或者将本发明限于所公开的精确形式。显而易见的是本领域的普通技术人员能够想到大量修改例和变型例。为了最佳地解释本发明的原理及其实际应用选择并描述了这些实施方式，由此使得本领域的其他技术人员能够针对各种实施方式并设想出适合具体应用的各种修改来理解本发明。本发明的范围由随附权利要求及其等同物来限定。

Claims (9)

1.一种信息处理装置，所述信息处理装置包括：

运算单元，所述运算单元执行逻辑运算或算术运算；

执行单元，所述执行单元基于所述运算单元的运算结果执行预定功能；

时钟信号生成单元，所述时钟信号生成单元生成作为基准的第一时钟信号；

时钟信号倍增单元，所述时钟信号倍增单元对所述第一时钟信号执行倍增操作以生成第二时钟信号；

时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和所述第二时钟信号中的一个并且将所选择的信号提供给所述执行单元；

存储器，所述存储器在即使没有电力供应时也保持所存储的信息的可读写的非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及

设置单元，在重置由于电源接通而被解除时，所述设置单元使所述时钟信号选择单元选择第一时钟信号并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中，从而将所述执行单元设置为可执行状态。

2.根据权利要求1所述的信息处理装置，

其中，所述存储器中存储的所述数据是写入所述执行单元中以初始设置所述可执行状态的数据，或者是写入所述执行单元中以通过从所述执行被中断时的状态恢复所述执行来设置所述可执行状态的数据。

3.根据权利要求1或2所述的信息处理装置，

其中，所述设置单元至少在下述时刻使所述时钟信号选择单元选择所述第二时钟信号，所述时刻是在从所述重置被解除起经过预定时间之后的时刻、在从所述时钟信号倍增单元接收到指示所述第二时钟信号被设置为预设值的信号之后的时刻、或在所述执行单元被设置为可执行状态之后的时刻。

4.根据权利要求1至3中任一项所述的信息处理装置，

其中，响应于所提供的所述第一时钟信号和所述第二时钟信号中的每一个，所述执行单元设置为执行所述预定功能而生成的信号的时刻。

5.根据权利要求1至4中任一项所述的信息处理装置，

其中，所述非易失性存储器是MRAM、FeRAM、PRAM以及ReRAM中的一种。

6.一种控制装置，所述控制装置包括：

时钟信号倍增单元，所述时钟信号倍增单元对从外部提供的第一时钟信号执行倍增操作以生成第二时钟信号；

时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和所述第二时钟信号中的一个；以及

执行单元，当重置由于电源接通而被解除时，通过下述过程使得所述执行单元执行预定功能，在所述过程中，提供所述第一时钟信号，从即使当没有电力供应时也保持所存储的信息的可读写的非易失性存储器读取数据，并且开始写入以将所述执行单元设置为可执行状态。

7.根据权利要求6所述的控制装置，所述控制装置还包括：

存储器，所述存储器在所述非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及

设置单元，当重置由于电源接通而被解除时，所述设置单元使所述时钟信号选择单元选择所述第一时钟信号，并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中。

8.根据权利要求6或7所述的控制装置，

其中，所述非易失性存储器是MRAM、FeRAM、PRAM以及ReRAM中的一种。

9.一种图像形成装置，所述图像形成装置包括：

图像形成部，所述图像形成部在记录材料上形成图像；以及

控制部，所述控制部控制所述图像形成部，并且所述控制部包括：运算单元，所述运算单元执行逻辑运算或算术运算；执行单元，所述执行单元基于所述运算单元的运算结果来执行预定功能；时钟信号生成单元，所述时钟信号生成单元生成作为基准的第一时钟信号；时钟信号倍增单元，所述时钟信号倍增单元通过对所述第一时钟信号执行倍增操作来生成第二时钟信号；时钟信号选择单元，所述时钟信号选择单元选择所述第一时钟信号和所述第二时钟信号中的一个并且将所选择的信号提供给所述执行单元；存储器，所述存储器在即使没有电力供应时也保持所存储的信息的可读写的非易失性存储器中存储用于将所述执行单元设置为可执行状态的数据；以及设置单元，当重置由于电源接通而被解除时，所述设置单元使所述时钟信号选择单元选择所述第一时钟信号并且从所述存储器读取所述数据以开始将所述数据写入所述执行单元中，从而将所述执行单元设置为可执行状态。

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