JP2009296373A - クロック生成回路、システムｌｓｉ - Google Patents

Abstract

【課題】システムＬＳＩに好適なクロックを生成するクロック生成回路を提供する。
【解決手段】複数の機能モジュールを有するシステムＬＳＩの各機能モジュールに供給するクロックを生成するクロック生成回路２００である。クロック生成回路２００は、周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリ２１０と、クロックパターンメモリ２１０のアドレスを順に指定して周期的なクロックパターンの読み出しを制御するポインタ制御部２２０と、を備える。
【選択図】 図２

Description

本発明は、クロック生成回路およびシステムＬＳＩに関する。具体的には、システムＬＳＩを構成する各機能部に供給するクロックを生成するクロック生成回路およびこのクロック生成回路を備えたシステムＬＳＩに関する。

多数の機能を一つのチップに組み込んで組み込みシステム製品の主要機能を１チップに集積したシステムＬＳＩが開発されている。例えば、携帯電話やデジタルカメラの高機能化と小型化とを同時に実現するための主要な要素となっている。

システムＬＳＩでは、内部に異なる動作周波数の領域を持ちながら動作することになる。
従来は、システムＬＳＩの設計段階で各モジュールに使用する周波数の組み合わせを決定しておき、それに合わせた分周回路を組み込んでいた。
また、動作に応じて複数の周波数の組み合わせを選択可能とする場合には、複数のクロック周波数および乗換用信号を生成できるように分周回路を組み込み、ユーザーによるレジスタ操作またはＣＰＵによる制御によって動作に応じた最適なクロックパターンを選択する構成が知られていた（例えば、特許文献１）。これにより実行処理内容の負荷に応じた周波数パターンを選択し、たとえば、高い性能を必要としない場合などには全体の消費電力を抑えることができる。

しかしながら、多くのクロックを生成するための分周回路を組み込むとなると、分周の論理回路部分で大きなスペースを必要とし、また、クロック生成部の設計が複雑になる。
さらに、クロックパターンの選択の自由度を増やすとなると、設計の複雑さが飛躍的に増す。
したがって、実際には、クロックの系統数を非常に絞った設計になってしまうのが実状である。例えば、クロックパターンは一つに限定し、しかも、モジュールごとに最適なクロックを供給するのではなく、２または３系統のクロックから各ドメインにおおよそ適するものを選択して供給する設計を行っている。

ここで、複数のクロック信号を生成するにあたり、分周回路で分周していくのではなく、予めメモリに複数の信号パターンを用意しておき、メモリに書き込まれたデータを周期的に読み出すことで複数のクロック信号を生成する構成が特許文献２、特許文献３に開示されている。従来の構成は、中心となる一つのＣＰＵの周辺に数個の周辺機能部が設けられている程度のマイコンにクロックを与えることが想定されている構成である。
そして、一つの中心ＣＰＵがメモリからのクロック信号の読み出しを制御し、各周辺機能部に対してクロックを与えていた。

特開２００７−２５９１２５号公報 実開平５−８７６１９号公報 特開平６−２８２３４８号公報

しかしながら、近年、システムＬＳＩでは、複数のＣＰＵと多様な専用回路が搭載される傾向にある。そして、それぞれのＣＰＵや専用回路は役割が異なり、各モジュールの実行処理内容によって必要な動作速度が異なってくる。
さらには、各モジュールにおける実行動作によっては最適なクロック周波数が時々によって異なってくるので、それぞれのモジュールごとにクロックを切り替えることが消費電力やメモリ帯域性能の効率の点で必要となる。そこで、システムＬＳＩに好適なクロック生成の構成が求められていた。

本発明のクロック生成回路は、複数の機能モジュールを有するシステムＬＳＩの前記各機能モジュールに供給するクロックを生成するクロック生成回路を内蔵したシステムＬＳＩであって、前記クロック生成回路は、周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリと、前記クロックパターンメモリのアドレスを周期的に順番に指定して前記クロックパターンの読み出しを制御するポインタ制御部と、を備えることを特徴とする。
また、本発明のシステムＬＳＩは、複数の機能モジュールを有するシステムＬＳＩの前記各機能モジュールに供給するクロックを生成するクロック生成回路を内蔵したシステムＬＳＩであって、前記クロック生成回路は、周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリと、前記クロックパターンメモリのアドレスを順に指定して周期的な前記クロックパターンの読み出しを制御するポインタ制御部と、を備えることを特徴とする。

本発明の構成において、ポインタ制御部によってクロックパターンメモリのアドレスが指定されてこのメモリに記録された信号パターンが読みだされる。ポインタ制御部がメモリの記録領域を周期的に順番に指定することにより所定周期のクロック信号が生成される。そして、クロックパターンメモリに予め複数の異なるクロック信号を与えるパターンが設定されていることから、複数の異なるクロック信号が同時に生成される。このようにクロックパターンをメモリに記録し、その記録したクロックパターンを読み出すことによって簡易に複数のクロック信号を生成することができる。
このように簡易に複数のクロック信号を生成することができるので、複数のＣＰＵと多様な専用回路を搭載したシステムＬＳＩに対し、複数のクロック信号のうちから各モジュールに対して時々で適したクロック信号を供給することができる。その結果、システムＬＳＩの処理速度の向上や全体の消費電力の低減を図ることができる。このように、本発明によれば、システムＬＳＩに好適なクロック生成回路を提供することができる。

本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第１実施形態）
図１は、システムＬＳＩの構成の一例を示す図である。
図に示されるように、システムＬＳＩ１００は、一のチップ１１０上に、第１プロセッサ１０１、第２プロセッサ１０２、第３プロセッサ１０３、第１画像処理部１０４、第２画像処理部１０５、音源処理部１０６、ＲＡＭ１０７、ＲＯＭ１０８など、複数の異なる機能モジュールを備え、これらがバス１０９を介して接続されている。さらに、システムＬＳＩ１００は、クロック生成回路２００と、システムクロック切替回路３００と、を備えている。

図２は、クロック生成回路２００とシステムクロック切替回路３００の構成を示す図である。
クロック生成回路２００は、クロックパターンメモリ２１０と、ポインタ制御部２２０と、セレクタ２３０と、ラッチ部２４０と、クロック切替部２５０と、を備える。

クロックパターンメモリ２１０は、読み書き可能かつランダムアクセス可能な記憶装置で構成されている。以下の説明においてはクロックパターンメモリ２１０がRAMで構成されている場合を例にして説明する。
図３は、クロックパターンメモリ２１０にセットされるクロックパターンを周期的にアドレス順に読み出す様子を模式的に表す図である。
図３に示されるように、クロックパターンメモリ２１０には、複数のクロック信号を発生させるビットパターン２１１が記録され、これを周期的にアドレス順に読み出すことによって複数の信号周期（クロック）が得られる構成となっている。
以下の説明では、このようにクロックパターンメモリ２１０から読み出されて供給されるクロック信号をメモリ出力クロックという。
また、クロックパターンメモリ２１０にセットされるクロックパターンとしては、各機能モジュール（１０１〜１０８）にクロック信号として供給されるメモリ出力クロックの信号パターンに加えて、一のクロックから他のクロックに乗り換える際のタイミングを与えるクロック乗換信号のパターンが含まれている。
メモリ出力クロックおよびクロック乗換信号の例については図４のタイミングチャートを参照して後述する。
また、クロックパターンメモリ２１０はＲＡＭで構成されるところ、システムＬＳＩ１００の起動時にクロックパターンメモリ２１０にクロックパターンを書き込む動作処理が必要となるが、この点についても後述する。

ポインタ制御部２２０は、クロックパターンメモリ２１０のアドレスを周期的に順に指定してクロックパターンメモリ２１０に対する書込みおよび読み出しを制御する。

セレクタ２３０は、R／W（書込み／読出し）制御信号の切り替えとともに、クロックパターン読出し時のリードアドレスとクロックパターン書込み時のライトアドレスとを切り替えてクロックパターンメモリ２１０に与える。

ラッチ部２４０は、クロックパターンメモリ２１０からの出力データ（メモリ出力クロック、クロック乗換信号）をラッチしてクロック信号の出力タイミングを揃える。
クロック切替部２５０は、ラッチ部２４０の後段に配置されている。
クロック切替部２５０は、システムＬＳＩ１００の起動時においてクロックパターンメモリ２１０にクロックパターンを書き込む前や書き込んでいる最中には、メモリ２１０からのメモリ出力クロックではなく、システムクロック切替回路３００を介して供給される低周波時のシステムクロックを各系統に供給する。
そして、クロックパターンメモリ２１０にクロックパターンが書き込まれて、メモリ２１０からのメモリ出力クロックを供給する場合には前記システムクロックからメモリ２１０のメモリ出力クロックに切り替える。このとき、クロック切替部２５０にはシステムクロック切替回路３００から供給されるシステムクロックSCKをスルーして各機能モジュールに供給する系統も保持する。
さらに、クロック切替部２５０は、必要に応じてあえてクロックを微調整してタイミングを変えたい場合に遅延調整を行う機能も含んでいる。

次に、システムクロック切替回路３００について説明する。
システムクロック切替回路３００は、周波数シンセサイザ３１０と、セレクタ３２０と、を備える。
システムクロック切替回路３００には、外部から低周波数クロックＬＣＫが与えられている。この低周波数クロックＬＣＫは、たとえば水晶発振などで得られるものであってもよい。
周波数シンセサイザ３１０は、この低周波クロックＬＣＫを逓倍して高周波数クロックＨＣＫを生成する。周波数シンセサイザ３１０は、たとえば、ＰＬＬ（Phase-locked loop、位相同期回路）で構成される。
セレクタ３２０は、低周波数クロックＬＣＫと、高周波数クロックＨＣＫとを切り替えてシステムクロックＳＣＫとして出力し、クロック生成回路２００に供給する。
たとえば、システムＬＳＩ１００の起動時などにおいて、セレクタ３２０は外部からの低周波数クロックＬＣＫをシステムクロックＳＣＫとしてクロック生成回路２００に与え、周波数シンセサイザ３１０が立ち上がって高周波数クロックＨＣＫが生成される場合には高周波数クロックＨＣＫにシステムクロックＳＣＫを切り替えて出力する。

このような構成を備える第１実施形態の動作について説明する。
まず、システムＬＳＩ１００の起動時の動作について説明する。
システムＬＳＩ１００の起動時においては、まだ、クロックパターンメモリ２１０にクロックパターンが記録されていないため、クロック生成回路２００からのメモリ出力クロックで動作することはできない。
システムＬＳＩ１００の起動時では、まず、システムクロック切替回路３００は、外部からの低周波数クロックＬＣＫをセレクタ３２０を介してクロック生成回路２００に供給する。
クロック生成回路２００は、この低周波数クロックＬＣＫのもとでクロックパターンメモリ２１０にクロックパターンの書き込みを行う。このときクロックパターンメモリ２１０に書き込まれるクロックパターンは、図示しない外部のＲＯＭなどに予め用意されているものであり、データ書換バスからセレクタ２３０を介してメモリ２１０に書き込まれる。
また、システムＬＳＩ１００の起動時において、クロック生成回路２００は、システムクロック切替回路３００から供給される低周波数クロックＬＣＫをクロック切替回路２５０を介して各系統に供給する。
いわば、クロック切替回路２５０は、低周波数クロックＬＣＫをスルーして各系統に供給する。
システムＬＳＩ１００を構成する各機能モジュール１０１〜１０８は、システムＬＳＩ１００の起動時においてはこの低周波数クロックＬＣＫを用いて立ち上がり動作を行う。
このように低周波数クロックＬＣＫの状態でクロックパターンメモリ２１０にクロックパターンの書き込みを終え、さらに、システムクロック切替回路３００の周波数シンセサイザ３１０が立ち上がったところで、システムＬＳＩ１００の起動時動作は終了する。
このような起動時の動作は、起動時動作モードとして予め設定し、システムＬＳＩの電源投入時に自動的に実行されるようになっていてもよい。

次に、システムＬＳＩが起動動作を終了したのちの通常動作について説明する。
周波数シンセサイザ３１０が立ち上がると、この周波数シンセサイザ３１０から高周波数である高周波数クロックＨＣＫが出力される。
他の各機能モジュールが立ち上がったところで所定のプロセッサ等（例えば全体を統御するプロセッサ。第１プロセッサ１０１としてもよい）からクロック選択信号が出力され、クロック選択信号はシステムクロック切替部３００のセレクタ３２０およびクロック生成回路２００のポインタ制御部２２０に入力される。
セレクタ３２０は、クロック選択信号を受けて、低周波数クロックＬＣＫから高周波数クロックＨＣＫにシステムクロックを切り替えて出力する。
ポインタ制御部２２０は、クロックパターンメモリ２１０のアドレスを周期的に順番に指定してビットパターン２１１の読み出しを指示する。
また、ポインタ制御部２２０は、メモリ２１０からのクロックパターンの読み出し指示とともに、クロック切替部２５０に向けて指示を出し、メモリ２１０から供給されるクロックパターン（メモリ出力クロック、クロック乗換信号）を出力するように切り換えさせる。
なお、通常動作時においても、クロック切替部２５０は、メモリ２１０から供給されるクロックパターンに加えてシステムクロックＳＣＫをスルーする系統を持っていてもよい。
メモリ２１０から読み出されたメモリ出力クロックおよびクロック乗換信号は、一旦、ラッチ部２４０にてラッチされる。
ラッチされたメモリ出力クロックおよびクロック乗換信号は、クロック切替部２５０に入力され、クロック切替部２５０から各系統に供給される。

図４は、クロック生成回路の動作のタイミングチャートである。
図に示されるように、システムクロック切替部３００を介して供給される高周波数システムクロックＨＣＫのもとでポインタ制御部２２０のアドレス指示が行われ、このアドレス指示に従ってメモリ２１０からメモリ出力クロックおよびクロック乗換信号が出力される。
このメモリ出力クロックおよびクロック乗換信号がラッチ部２４０でラッチされ、続いて、各機能モジュールに供給クロックとして出力されていく。
ここで、図４中、メモリ出力クロック１は、高周波数システムクロックＨＣＫに対して２分の１になる周波数パターンのクロックである。
メモリ出力クロック２は、高周波数システムクロックＨＣＫをスルーした周波数パターンのクロックである。
メモリ出力クロック３は、システムクロックに対して３分の１になる周波数パターンのクロックである。そして、クロック乗換信号は、上記メモリ出力クロック２から上記メモリ出力クロック３に乗り換え可能なタイミングを示す信号パターンである。
クロック乗換信号が立ち上がる次のサイクルでメモリ出力クロック２とメモリ出力クロック３とが同時に立ち上がりもしくは立ち下がりになっている。
なお、図４は、メモリ２１０から出力されるクロックパターンの代表的なものを例示しているにすぎず、メモリ２１０から出力されるクロック信号はもっと多くてもよいことはもちろんである。

このようにクロックパターンメモリ２１０から出力されて供給されるメモリ出力クロックおよびクロック乗換信号はバス１０９を介してシステムＬＳＩの各機能モジュールに供給される。そして、各機能モジュールは、それぞれ所定の動作を実行するにあたりメモリ出力クロックのうちから選択して使用する。
このとき、処理負荷が低いときは周波数が低いメモリ出力クロックを使用し、処理負荷が高いときは周波数が高いメモリ出力クロックを選択するなど、その時々の動作内容に応じた選択をすることができる。
また、一のメモリ出力クロックから他のメモリ出力クロックに切り替えるにあたっては、前後の動作が円滑に連続するように切替前と切替後のクロックの立ち上がりまたは立ち下がりを一致させる必要があるところ、必要なクロック乗換信号を参照して一のメモリ出力クロックと他のメモリ出力クロックとで立ち上がりまたは立ち下がりのタイミングが一致する乗換可能タイミングをはかることができる。
このように、異なる動作周波数で動作する機能モジュールを複数有するシステムＬＳＩにおいて、それぞれの機能モジュールが時々で最適なクロックを用いて動作することにより、処理動作の迅速性を向上させるとともに全体の消費電力を低減させることができる。

また、クロックパターンメモリ２１０を書き換え可能な記憶装置（たとえばＲＡＭ）で構成しているので、実機に合わせたメモリ出力クロックのパターンをメモリ２１０に自在に書き込むことができる。
たとえば、環境温度や、動作内容の変化などによって必要なクロックパターンが異なってきたり微調したりすることも必要となるところ、本実施形態のごとくメモリ２１０をＲＡＭで構成することにより事後の調整が非常に簡便に行える。

（第２実施形態）
次に、本発明の第２実施形態について説明する。
第２実施形態の基本的構成は第１実施形態と同様であるが、第２実施形態では、クロックパターンが動作モードごとにセットで設けられている点に特徴を有する。
第２実施形態を図５、図６、図７を用いて説明する。
図５は第２実施形態に係るクロック生成回路の構成を示す図であり、図６はクロックパターンメモリに記録されるクロックパターンとそれを読み出す様子を模式的に示す図である。
まず、図６において、クロックパターンメモリ４１０の記憶領域はいくつかに分けられ、領域ごとに各動作モード用のクロックパターンがセットになって設定されている。

ここで、システムＬＳＩ１００はその用途によって実行する動作内容がいくつかのパターンに分けられる。
たとえば、画像処理動作や、音源処理動作などがあり、さらに、画像処理動作においても、符号化、圧縮、デコード、表示など数種類の処理動作がある。
このような処理動作のうち時間ごと区切れる一動作を一つの動作モードとしてまとめ、その動作モードにおいて各機能モジュールに供給する最適なクロック信号の組み合わせをその動作モード用のクロックパターンセットとする。
そして、動作モードごとに用意したクロックパターンセットをメモリ２１０に設定しておく。

各動作モードのクロックパターンセットは、そのクロックパターンを周期的に読み出せばよいところ、クロックパターンを構成するビットパターン４１１にはそのクロックパターンセットの周期を示す周期指示ビット（周期指示情報）が含まれている。図６中の符号４１２で示す。
この周期指示ビットが出るタイミングでそのクロックパターンセットに含まれるクロック信号の周期が揃う。そこで、一の動作モードから他の動作モードに移行する場合には、この周期指示ビットで指示されるタイミングで次の動作モードのクロックパターンセットに移行すると、すべてのクロックが円滑に切り替え可能となる。

第２実施形態の動作について説明する。
システムＬＳＩの起動時において、低周波数クロックＬＣＫのもと、メモリ４１０にクロックパターンを書き込む動作については第１実施形態と同様である。
通常動作に移行すると、所定のプロセッサ等（例えば全体を統御するプロセッサ。第１プロセッサ１０１としてもよい）からのクロック選択信号によってシステムクロック切替部３００のセレクタ３２０およびクロック生成回路２００のポインタモード制御部４２０が動作制御される。
すなわち、セレクタ３２０は、クロック選択信号を受けて、システムクロックを低周波数クロックＬＣＫから高周波数クロックＨＣＫに切り替えて出力する。
ポインタモード制御部４２０は、クロックパターンメモリ４１０のアドレスを周期的に順番に指定してビットパターン４１１の読み出しを指示する。
ここで、所定のプロセッサ等から動作モード指示信号がポインタモード制御部４２０に入力され、動作モードが指示される。
ポインタモード制御部４２０は、指示された動作モードに対応するクロックパターンセットの領域で周期的にアドレスを指定してビットパターン４１１の読み出し指示を行う。すると、その動作モードに応じた複数のメモリ出力クロックおよびクロック乗換信号が出力される。その後、ラッチ部２４０、クロック切替部２５０を介して各機能モジュールに供給される点は、第１実施形態に同様である。さらに、所定のプロセッサ等からの動作モード指示信号によって動作モード指示の切り替えが指示された場合、ポインタモード制御部４２０は、現在のクロックパターンセットの周期指示ビットを待って、この周期指示ビットが出たところで次の指示された動作モードに対応するクロックパターンセットに移行する。そして、ポインタモード制御部４２０は、次のクロックパターンセットに移行させたところで、クロックパターンセットが移行したことを所定のプロセッサに通知するクロックパターンセット移行通知を出力する。

図７は、第２実施形態における動作のタイミングチャートである。
図に示されるように、所定のプロセッサ等からの動作モード指示信号にて動作モードの切り替えが指示された場合でも（図７中ではモード１からモード２）、周期指示ビットによる周期指示信号の立ち上がりまではクロックパターンセットを移行せずに現在の動作モード（モード１）のクロックパターンセット１を継続する。そして、周期指示信号の立ち上がりの次のタイミングでクロックパターンセットを移行させる。すると、すべてのクロック系統が円滑に切り替わることができる。
図７中では、メモリ出力クロック１は、システムクロックの２分の１からシステムクロックの３分の１の周波数のクロック信号に移行している。
メモリ出力クロック２は、システムクロックのスルーからシステムクロックの２分の１の周波数のクロック信号に移行している。
メモリ出力クロック３は、システムクロックの３分の１からシステムクロックの４分の１の周波数のクロック信号に移行している。

このような第２実施形態によれば、動作モードに合わせたクロックパターンセットの移行が確実かつ容易にできる。
クロック信号を切り替えるためには切替前と切替後とで信号が連続することが必要であるところ、１系統や２系統でクロック信号を切り替える場合にはクロック乗換信号を参照しながらクロックを切り替えてもよい。
しかしながら、システムＬＳＩ全体で動作内容が移行する場合には数十系統で一斉にクロックの切り替えを実行しなければならず、このような場合に一つ一つの系統でクロック乗換信号を参照しながらクロックを切り替えることには膨大な処理が必要となってきて、実際のところ現実的ではない。
この点、本実施形態では、動作モードに合わせたクロックパターンセットを用意し、さらに、各クロックパターンセットには周期指示ビットを設けている。そして、この周期指示ビットによってクロックパターンセットの切り替え可能なタイミングを知ることで、複数系統のクロックを一斉に円滑に切り換えることができる。
これにより、各動作モードで異なる動作周波数で動作するシステムＬＳＩにおいて、それぞれの機能モジュールが時々で最適なクロックを用いて動作することにより、処理動作の迅速性を向上させるとともに全体の消費電力を低減させることができる。

また、本実施形態では、クロックパターンセットの周期を示す周期指示ビット（周期指示情報）を含めたビットパターン４１１をクロックパターンメモリ４１０に記録しているため、この周期指示ビット４１２によって簡便にクロックパターンセットの移行タイミングを知ることができる。したがって、例えば、複数のクロックの周期情報を別途レジスタ等でカウントさせるなどの複雑な構成に比べて非常に簡易な構成とすることができる。

本発明は、上記実施形態にのみ限定されず、本発明の趣旨を逸脱しない範囲で種々変更してもよいことはもちろんである。
たとえば、第１実施形態において、クロックパターンメモリは、読み書き可能かつランダムアクセス可能なメモリで構成されている場合を説明したが、必ずしもこの構成に限られない。
例えば、第１実施形態のごとくメモリから周期的にクロック信号パターンの情報を読み出して複数のクロック信号を供給するだけであれば、ランダムアクセスできなくてもシーケンシャルなアクセスで情報を読み出すメモリであればよい。
また、クロックパターンメモリをＲＯＭで構成して、不揮発性かつ読出しだけできるメモリ構成にしてもよい。クロックパターンを設計時においてメモリにセットし、それを読み出せば複数の異なるクロック信号を供給することができる。そしてこの場合にはシステム起動時にクロックパターンをメモリに書き込む動作は不要となる。
また、EPROMやフラッシュメモリ（フラッシュROM）でクロックパターンメモリを構成し、必要な場合にはクロックパターンを書き換えてもよい。
第２実施形態において、クロックパターンセットの周期指示ビットもクロックパターンメモリに記録する場合を例にして説明したが、クロックパターンセットの移行タイミングを計るために複数のクロックの周期情報をカウントするレジスタを別途設けてもよい。

システムＬＳＩの構成の一例を示す図。 クロック生成回路とシステムクロック切替回路の構成を示す図。 クロックパターンメモリにセットされるクロックパターンを周期的にアドレス順に読み出す様子を模式的に表す図。 クロック生成回路の動作のタイミングチャート。 第２実施形態に係るクロック生成回路の構成を示す図。 クロックパターンメモリに記録されるクロックパターンとそれを読み出す様子を模式的に示す図。 第２実施形態における動作のタイミングチャートである。

符号の説明

１０１-１０８…機能モジュール、１０４、１０５…画像処理部、１０６…音源処理部、１０９…バス、１１０…チップ、２００…クロック生成回路、２１０…クロックパターンメモリ、２１１…ビットパターン、２２０…ポインタ制御部、２３０…セレクタ、２４０…ラッチ部、２５０…クロック切替部、３００…システムクロック切替回路、３１０…周波数シンセサイザ、３２０…セレクタ、４１０…クロックパターンメモリ、４１１…ビットパターン、４１２…周期指示ビット、４２０…ポインタモード制御部。

Claims (15)

1. 周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリと、
   前記クロックパターンメモリのアドレスを順に指定して周期的な前記クロックパターンの読み出しを制御するポインタ制御部と、を備える
   ことを特徴とするクロック生成回路。
2. 請求項１に記載のクロック生成回路において、
   前記クロックパターンメモリは、読み書き可能な記憶装置にて構成されている
   ことを特徴とするクロック生成回路。
3. 請求項２に記載のクロック生成回路において、
   前記読み書き可能な記憶装置には、当該クロック生成回路の起動時にデータ書換バスを介して外部のメモリに記憶されているクロックパターンが書き込まれる
   ことを特徴とするクロック生成回路。
4. 請求項１に記載のクロック生成回路において、
   前記クロックパターンメモリは、不揮発性の記憶装置にて構成されている
   ことを特徴とするクロック生成回路。
5. 請求項１から請求項４のいずれかに記載のクロック生成回路において、
   前記クロックパターンとして、複数のクロック信号が組み合わされて構成されたクロックパターンのセットが複数用意され、
   このクロック生成回路がクロックを供給するシステムの動作モードごとに前記クロックパターンのセットを選択可能である
   ことを特徴とするクロック生成回路。
6. 請求項５に記載のクロック生成回路において、
   前記クロックパターンには、前記クロックパターンのセットごとにそのクロックパターンのセット中の総てのクロック信号の周期が揃うタイミングを指示する周期指示情報が組み込まれ、
   前記ポインタ制御部は、前記クロックパターンメモリから読み出すクロックパターンのセットを一のセットから他のセットに切り替える際には前記一のセットの周期指示情報に指示されるタイミングで他のセットに切り替える
   ことを特徴とするクロック生成回路。
7. 請求項１から請求項６のいずれかに記載のクロック生成回路において、
   前記クロックパターンには、一のクロック信号と他のクロック信号とで立ち上がりあるいは立ち下がりが一致して一のクロック信号から他のクロック信号へ乗り換え可能となるタイミングを指示するクロック乗換信号のパターンが含まれる
   ことを特徴とするクロック生成回路。
8. 複数の機能モジュールを有するシステムＬＳＩの前記各機能モジュールに供給するクロックを生成するクロック生成回路を内蔵したシステムＬＳＩであって、
   前記クロック生成回路は、
   周期的に読み出されることにより複数の異なるクロック信号を与えるクロックパターンを記録したクロックパターンメモリと、
   前記クロックパターンメモリのアドレスを順に指定して周期的な前記クロックパターンの読み出しを制御するポインタ制御部と、を備える
   ことを特徴とするシステムＬＳＩ。
9. 請求項８に記載のシステムＬＳＩにおいて、
   前記クロックパターンメモリは、読み書き可能な記憶装置にて構成されている
   ことを特徴とするシステムＬＳＩ。
10. 請求項９に記載のシステムＬＳＩにおいて、
    前記読み書き可能な記憶装置には、システムＬＳＩの起動時にデータ書換バスを介して外部メモリに記憶されているクロックパターンが書き込まれる
    ことを特徴とするシステムＬＳＩ。
11. 請求項１０に記載のシステムＬＳＩにおいて、
    外部から与えられる低周波数クロックの周波数を逓倍して高周波数クロックを生成する周波数シンセサイザを有するとともに前記低周波数クロックと前記高周波数クロックとを切り替えてシステムクロックを出力するシステムクロック切替部を備え、
    当該システムＬＳＩの起動時には、前記システムクロック切替部は前記低周波数クロックを前記クロック生成回路に供給し、前記読み書き可能な記憶装置には前記低周波数クロックのもとで前記クロックパターンが書き込まれる
    ことを特徴とするシステムＬＳＩ。
12. 請求項８に記載のシステムＬＳＩにおいて、
    前記クロックパターンメモリは、不揮発性の記憶装置にて構成されている
    ことを特徴とするシステムＬＳＩ。
13. 請求項８から請求項１２のいずれかに記載のシステムＬＳＩにおいて、
    前記クロックパターンとして、複数のクロック信号が組み合わされて構成されたクロックパターンのセットが複数用意され、
    当該システムＬＳＩの動作モードごとに前記クロックパターンのセットを選択可能である
    ことを特徴とするシステムＬＳＩ。
14. 請求項１３に記載のシステムＬＳＩにおいて、
    前記クロックパターンには、前記クロックパターンのセットごとにそのクロックパターンのセット中の総てのクロック信号の周期が揃うタイミングを指示する周期指示情報が組み込まれ、
    前記ポインタ制御部は、前記クロックパターンメモリから読み出すクロックパターンのセットを一のセットから他のセットに切り替える際には前記一のセットの周期指示情報に指示されるタイミングで他のセットに切り替える
    ことを特徴とするシステムＬＳＩ。
15. 請求項８から請求項１４のいずれかに記載のシステムＬＳＩにおいて、
    前記クロックパターンには、一のクロック信号と他のクロック信号とで立ち上がりあるいは立ち下がりが一致して一のクロック信号から他のクロック信号へ乗り換え可能となるタイミングを指示するクロック乗換信号のパターンが含まれる
    ことを特徴とするシステムＬＳＩ。

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