JP2007087284A - 集積回路におけるメモリ・インタフェース制御方式 - Google Patents

Abstract

【課題】本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。
【解決手段】メモリ・インタフェース部は，複数個のタイミングの書き込み・読み出しパターンを発生する書き込み・読み出しパターン発生回路を備え，メモリに対して順番に発生するパターンを変更してアクセスすることにより最適なアクセス・タイミングを認識する書き込み・読み出し試験部と，メモリアクセス信号を異なる複数のアクセス・タイミングの書き込み・読み出しのアクセス・タイミングに変換する複数の変換回路を含むインタフェース変換部を備え，書き込み・読み出し試験部により認識した結果により，インタフェース変換部の中の書き込み・読み出しの変換回路を選択するよう構成する。
【選択図】図１

Description

本発明は，通信装置や情報処理装置等のＬＳＩやＦＰＧＡ等の内部メモリまたは外部メモリとのメモリ・インタフェースを備えた集積回路におけるメモリ・インタフェース制御方式に関する。

通信装置や情報処理装置等の集積回路（ＬＳＩ，ＦＰＧＡ(Field Programable Gate Array)等）において，その内部または外部に設けられたメモリ・デバイスとユーザ回路（またはＣＰＵ）との間のインタフェースをとるメモリ・インタフェース回路が設けられているが，メモリ・デバイスを異なるメーカのものや，同じメーカのものでも異なる種類のものと交換したい場合があるが，インタフェース回路を新たに設ける必要があり，手間とコストがかかる点で改善が望まれている。

図９は従来例の基本構成を示す図である。図中，８０〜８２は通信装置や情報処理装置におけるＬＳＩまたはＦＰＧＡ等の集積回路であり，８０はユーザ設計によるデータ処理機能を備えたユーザ回路またはＣＰＵｉＮＦ（ＣＰＵと接続するインタフェース回路）等の回路であり，以下，単にユーザ回路という。８１はメモリ８２の特性に対応したタイミングによる書き込み，読み出しの制御を行うメモリ・インタフェース部，８１０は書き込みインタフェース（ｉＮＦで表示）変換部，８１１は読み出しｉＮＦ変換部，８２は外部記憶デバイス（外部メモリ）と呼ばれる場合もあるが，ここでは単にメモリという。なお，メモリ８２はＬＳＩ（またはＦＰＧＡ）を構成する一つの集積回路に内蔵される場合と，集積回路の外部に設ける（外付けされる）場合とがある。

図９の従来例において，メモリ・インタフェース部８１の書き込みｉＮＦ変換部８１０はユーザ回路８０から書き込みデータ，アドレスと共に書き込みの指示を受けとると，メモリ８２の特性（または仕様）に対応したタイミングのアドレス信号，データ信号，チップセレクト信号（ＣＳ），書き込みイネーブル信号（ＷＥ）等の各種の信号の固定的なパターン変換を行い，発生したパターンによりメモリ８２に対して書き込みが実行される。メモリ８２からの読み出しは，ユーザ回路８０から読み出しアドレスを含む読み出しの指示を受けとった読み出しｉＮＦ変換部８１１において，メモリ８２の特性に対応したタイミングのアドレス信号，チップセレクト信号（ＣＳ），読み出しイネーブル信号（ＲＥ）等の信号へ固定的なパターン変換を行い，メモリ８２へ供給することで読み出しを行い，メモリ８２からの読み出しデータを受け取るとユーザ回路８０へ転送する。

上記した従来例では，ＬＳＩ（またはＦＰＧＡ）のメモリへのアクセス・タイミングは，予めＬＳＩ（またはＦＰＧＡ）の設計段階において，該当するメモリのデータ・シート（タイミング・チャート等）を参照し，規定タイミングでＬＳＩ（ＦＰＧＡ）内部におけるメモリとのインタフェース部を論理的に設計することができ，ＬＳＩ（ＦＰＧＡ）とメモリ間のインタフェースを可能としている。

従来のマイクロプロセッサシステムのＣＰＵ，メモリ，Ｉ／Ｏの変更に影響されない柔軟性のあるハードウェアを構築するための技術として，ＣＰＵの動作周波数に応じてアクセス終了応答時間（外部レディ信号がアクティブになってからメモリ等がデータバス上へ確定データを出力するまでの時間）を遅延量をプログラマブルに変化させる手段を設けることにより，ＣＰＵの動作周波数が変わってもＣＰＵ周辺のメモリやＩ／Ｏの動作仕様の変更に対応する技術がある（特許文献１参照）。

更に，他のＣＰＵ，メモリ及び周辺装置を接続して構成したシステム制御用処理装置の技術において，システム動作仕様を認識して，認識された制御対象の仕様に応じた動作モードを，動作モードの記憶テーブルを参照して判定し，判定された動作モードで制御対象を制御する時に，その制御に必要または不必要なメモリや，周辺機能を動作させるか停止させることにより，仕様に応じて消費電力を削減したり，判定した動作モードに対応してＣＰＵからのアクセス空間を変更したり，判定した動作モードに対応して高速処理または低速処理に適したバスアクセスの設定を行う技術が知られている（特許文献２参照）。
特開平３−９９３５４号公報 特開２００１−１９５１６２号公報

上記図９に示す従来例の基本構成において，部品コストや部品製造の終息等の理由により装置に最初に搭載されたメモリが，記憶容量が同一の他のメーカー製のメモリ等の代替品に置き換えられ，置き換え前後で外部メモリへのアクセス・タイミングに差異が生じた場合，該当メモリとインタフェースを有するＬＳＩ（ＦＰＧＡ）のメモリ・インタフェース部をハード的に再論理設計する必要がある。

また，ＬＳＩ（ＦＰＧＡ）を他のデバイスへ置き換える製品をユーザの依頼によりＬＳＩ（ＦＰＧＡ）の製造会社が開発する場合，ユーザが内蔵されたメモリ・デバイス（一般的にメモリマクロと呼ばれる）のアクセス・タイミングを任意に規定することが可能である場合，メモリ・マクロのアクセス・タイミングも一様の規定タイミングとは限らないため，置き換え前後でメモリ・マクロのアクセス・タイミングに差異が生じた場合には，外部メモリの場合と同様に，メモリ・インタフェース部をハード的に新たに論理設計する必要が生じる。

上記特許文献１及び特許文献２に開示された技術は，アクセス終了応答時間（レディ信号から確定信号を出力するまでの時間）を可変に制御するだけであり，変更したメモリにアクセスするための各種の信号（書き込みデータ，アドレス，書き込みイネーブル，読み出しデータ，読み出しアドレス，読み出しイネーブル等）のタイミングをメモリの特性に適合するよう制御する技術を示すものではない。

本発明は通信装置や情報処理装置で使用する情報処理機能を有し，メモリ・インタフェースを含むＬＳＩやＦＰＧＡ等の集積回路において，内蔵するメモリ（または外部メモリ）として新規メモリを使用する場合またはそれ以前に使用していたものと異なるメーカーまたは製品シリーズ等と置き換えた場合に，メモリの特性に対応したアクセス・タイミングを認識して，最適なタイミングでメモリにアクセスできるメモリ・インタフェースの制御方式を提供することを目的とする。

図１は本発明の原理構成を示す図である。図中，１はユーザ回路またはＣＰＵインタフェース等の回路であり，以下，単にユーザ回路という。２はユーザ回路１と内部メモリまたは外部メモリとのインタフェースをとるためのメモリ・インタフェース部，３はユーザ回路１からのメモリアクセス（書き込み，読み出し）信号を受けて，メモリへの書き込み・読み出しを行うための各種信号へ変換するインタフェース変換部，３０は複数（ｎ個）の異なる書き込みパターン（書き込み用の各種信号の異なるタイミングを持つ信号）を発生するハードウェアで構成する変換回路１（３０−１）〜変換回路ｎ（３０−ｎ）を含む書き込みインタフェース（ｉＮＦ）変換部，３１は異なる複数の読み出しパターン（読み出し用の各種信号の異なるタイミングを持つ信号）を発生するハードウェアで構成する変換回路１（３１−１）〜変換回路ｍ（３１−ｍ）を含む読み出しインタフェース（ｉＮＦ）変換部，４は書き込み・読み出し試験部，４０は制御部，４１は書き込み・読み出しパターン発生回路，４１０は異なる複数（ｎ個）の書き込み用のパターン１（４１０−１）〜パターンｎ（４１０−ｎ）を生成する書き込みパターン生成部，４１１は異なる複数（ｍ個）の読み出し用のパターン１（４１１−１）〜パターンｍ（４１１−ｍ）を生成する読み出しパターン生成部，４２は書き込み・読み出しデータ検証部，４３は書き込み・読み出しパターン切替え部，５は選択部，６はメモリである。

なお，書き込みインタフェース変換部３０の変換回路３０−１〜３０−ｎは，書き込み・読み出しパターン発生回路４１の書き込みパターン生成部４１０−１〜４１０−ｎが発生する書き込み信号パターンと同じパターンを発生する機能を備え，読み出しインタフェース変換部３１の変換回路３１−１〜３１−ｍは，書き込み・読み出しパターン発生回路４１の読み出しパターン生成部４１１−１〜４１１−ｍが発生する読み出し信号パターンと同じパターンを発生する機能を備えている。

ここで，ユーザ回路１，メモリ・インタフェース部２及びメモリ６を含めてＬＳＩまたはＦＰＧＡ等の集積回路を構成する場合と，メモリ６を内部に備えないで，外部（外付けの形態）に設けて集積回路として構成する場合があるが，本発明はいずれの場合にも適用できる。

メモリ６が新規メモリの場合，もしくはそれ以前に使用していたものと異なるメーカーまたはデバイス（製品シリーズ）と交換した場合に，メモリ・アクセス開始前またはパワー・オン・リセット直後などの初期状態で，書き込み・読み出し試験部４の制御部４０が起動して，試験が開始される。

制御部４０の制御により，書き込み・読み出しパターン発生回路４１の中の書き込みパターン生成部４１０が駆動されて，最初にパターン生成部４１０−１からパターン１の書き込みパターン（アドレス，データ，イネーブル等の特定のタイミングを持つ複数の信号）を発生し，制御部４０により制御された選択部５がその信号をメモリ６に出力して，書き込みを行う。この後，読み出しパターン生成部４１１の中の書き込み時のパターン１に対応するタイミングによる読み出しパターン生成部４１１−１による読み出しパターンを発生して選択部５を介してメモリ６に供給し，メモリ６から読み出しデータを受けとると，予め書き込みパターン生成部４１０−１から出力された書き込みデータを保持していた書き込み・読み出しデータ検証部４２は，受けとった読み出しデータと照合して，両者が一致するか検証し，一致しないと書き込み・読み出しパターン切替え部４３を駆動し，次に書き込みパターン１と読み出しパターン２による読み出しを実行させる。

その結果，検証を行って一致が得られないと，書き込み・読み出しパターン切替え部４３を駆動し，書き込みパターン１と読み出しパターン３による書き込み・読み出しデータの照合を行う。以下，パターン１の書き込みに対し，パターンｍの読み出しまで，順次組み合わせを変え，次にパターン２の書き込みに対し，パターン１の読み出しを行って，書き込み・読み出しデータの照合を行う。こうして，書き込みのパターンの数がｎ個，読み出しのパターンの数がｍ個で，両パターンの組み合わせは最大ｎ×ｍ種類がある。

書き込み・読み出しデータ検証部４２により一致が得られた場合，その時の書き込みパターン（ｉとする，１≦ｉ≦ｎ）と読み出しパターン（ｊとする，１≦ｊ≦ｍ）の組み合わせを検出結果として，制御部４０に出力されると，制御部４０は選択部５を制御して，インタフェース変換部３の中の書き込みインタフェース変換部３の中から，書き込みパターンｉのタイミングの信号を生成する変換回路３０−ｉを選択し，読み出しインタフェース変換部３１の中から，読み出しパターンｊのタイミングの信号を生成する変換回路３１−ｊを選択して，試験（検証）状態から通常状態（運用状態）へ切替えられる。

なお，書き込み・読み出しデータ検証部４２により読み出しデータと書き込みデータの一致を判別するが，書き込み及び読み出しのタイミングの位相がメモリに対して，最小のアクセス周期となるような書き込み・読み出しパターンの選択を行うようにしてもよい。

通常状態では，ユーザ回路１からメモリ６に対する書き込みのアクセスが発生すると，書き込みのアクセス信号は，書き込みインタフェース変換部３０の中の選択された変換回路３０−ｉによりこの回路に特有のタイミングによる信号が発生して，選択部５からメモリ６に供給されて書き込み動作が行われる。ユーザ回路１からメモリ６への読み出しのアクセスが発生すると，読み出しのアクセス信号は，読み出しインタフェース変換部３１の中の選択された変換回路３１−ｊによりこの回路に特有のタイミングにより読み出し信号が発生して，選択部５からインタフェース変換部３を介してユーザ回路１へ出力される。

なお，本発明はユーザ回路１とメモリ・インタフェース部２の間が，一般的なパラレルのメモリ・インタフェース（書き込みイネーブル信号，読み出しイネーブル信号，チップセレクト信号，アドレス信号，データ信号等）の場合だけでなく，シリアル・インタフェースの場合にも変換回路により並列化することにより適用することができる。

本発明により，内部メモリまたは外部メモリが新規のものを使用したり，以前に使用していたものと異なるメーカーのメモリまたは製品シリーズと交換しても，予め外部メモリまたは内部メモリへのインタフェース変換回路を複数設け，自動的に読み出し・書き込みパターンによる比較を行い，該当する変換回路を選択することにより，ユーザ回路（またはＣＰＵ）から外部メモリまたは内部メモリへの規定のアクセス・タイミングを考慮することなく，メモリへのアクセス制御を可能とする。

また，読み出し・書き込みパターンによる比較では，最もアクセス周期の短いメモリへの書き込み・読み出しパターンを検出することにより，ユーザ回路（またはＣＰＵ）とメモリ間のアクセス・サイクルが短縮されることで，ユーザ回路（またはＣＰＵ）での処理能力の向上を実現することができる。

図２は書き込み・読み出し試験部（図１の４）の構成例である。図中，４０〜４３の各符号は上記図１の同一符号と同じであり，４０は制御部，４１は書き込み・読み出しパターン発生回路，４２は書き込み・読み出しデータ検証部，４３は書き込み・読み出しパターン切替え部である。書き込み・読み出しパターン発生回路４１内の４１０は書き込みパターン生成部であり，４１０−１〜４１０−ｎは複数の異なる書き込みパターン１〜パターンｎを発生するパターン生成部，４１１は読み出しパターン生成部，４１１−１〜４１１−ｍは複数の異なる読み出しパターンを発生するパターン生成部，４１２は複数の書き込み用のパターン１〜パターンｎの中から一つを選択する書き込みパターン選択部（ＳＥＬ），４１３は複数の読み出し用のパターン１〜パターンｍの中から一つを選択する読み出しパターン選択部（ＳＥＬ），５は選択部である。

書き込みパターン生成部４１０の中の各パターン生成部４１０−１〜４１０−ｎは，それぞれ，チップセレクト（ＣＳ），ライトイネーブル（ＷＥ），書き込みアドレス（ＷＡＤ），書き込みデータ（ＷＤＴ）の複数の信号の組み合わせ（その一部が互いに異なる位相を持つ）を並列に生成する。なお，書き込みパターン生成部４１０や読み出しパターン生成部４１１から生成する各パターンには図示されないがクロック（ＣＫ）信号も含まれる（図３参照）。

図３は書き込みパターン生成部から発生するパターンの例を示す。図３には書き込み用のパターン１とパターン２の２つの例を示し，この２つの例ではチップセレクト（ＣＳ），ライトイネーブル（ＷＥ），書き込みアドレス（ＷＡＤ）及び書き込みデータ（ＷＤＴ）の各信号の立下がり及び立上りのタイミング（位相）が異なる。なお，各パターン信号に含まれたクロック（ＣＫ）は各パターンに対して共通する信号である。図３に図示されないが，書き込み用の他のパターン３〜パターンｎについても各信号の一部または全部のタイミングが互いに異なる。

図２の読み出しパターン生成部４１１の中の各パターン生成部４１１−１〜４１１−ｍは，それぞれ，チップセレクト（ＣＳ），読み出しイネーブル（ＯＥ），読み出しデータ（ＲＤＴ）の各信号がある。

図４は読み出しパターン生成部から発生するパターンの例を示す。図４には読み出し用のパターン１とパターン２の２つの例を示し，クロック（ＣＫ）を共通の信号とするが，チップセレクト（ＣＳ），読み出しイネーブル（ＯＥ），読み出しデータ（ＲＤＴ）の各信号の立下がり及び立上りのタイミング（位相）は図に示すように異なり，他のパターン３〜パターンｍについても各信号の中の一部または全部の信号のタイミングが互いに異なる。

図５は書き込みインタフェース変換部（図１の３０）の構成例である。図中，３０ａはフレーム・パルスをカウントするフレームカウンタ部，３０ｂはフレームカウンタ部３０ａからラッチ・タイミング信号によりユーザ回路（図１の１）からのシリアル・データをパラレル出力としてラッチ（保持）して，各変換回路（後述する）に出力するデータラッチ部，３０ｃは複数の変換回路３０−１，３０−２，…の出力（複数信号の組み合わせ）から一つを選択（書き込み・読み出し試験部４（図１，図２参照）の試験の結果により選択）する選択部である。３０−１，３０−２，…，３０−ｎ（図示省略）は書き込み用の変換回路１，変換回路２，…，変換回路ｎである。各変換回路３０−１，３０−２，…はハードウェアにより構成され，それぞれデータラッチ部３０ｂからの出力及びフレームカウンタ部３０ａからのカウンタ値を受け取って，アドレス生成部３００，データ生成部３０１，イネーブル生成部３０２，ＣＳ（チップセレクト）生成部３０３の各信号の組み合わせを生成する。

図７はインタフェース変換回路で変換する信号波形の例であり，図７の上部に書き込みインタフェース変換部３０の信号波形を示し，３０ｂで示すデータラッチ部（図５）からチップセレクト（ＣＳ），ライトイネーブル（ＷＥ），書き込みアドレス（ＷＡＤ）及び書き込みデータ（ＷＡＤ）が並列に発生すると，３０−１に示すパターン１と３０−２に示すパターン２の信号波形が図５の変換回路３０−１，変換回路３０−２から発生する。

図６は読み出しインタフェース変換部（図１の３１）の構成例である。図中，３１ａはフレーム・パルスをカウントするフレームカウンタ部，３１ｂはフレームカウンタ部３１ａからラッチ・タイミング信号によりユーザ回路（図１の１）からのシリアル・データ（読み出しアドレス，チップセレクト）をラッチ（保持）して，読み出し用の各変換回路（後述する）に出力するデータラッチ部，３１ｃは複数の変換回路３１−１，３１−２，…の出力（複数信号の組み合わせ）から一つの組み合わせ（読み出しアドレス，チップセレクト信号を選択（書き込み・読み出し試験部４（図１，図２参照）の試験の結果により選択）してメモリ（図１の６）に読み出し信号として出力し，メモリからの読み出しデータを選択された一つの変換回路３１−１，３１−２，…へ出力する選択部，３１ｄは読み出しデータ（ＲＤＴ）を選択された一つの変換回路から受け取ってユーザ回路へ出力する読み出しデータ選択部である。３１−１，３１−２，…，３１−ｍ（図示省略）は読み出し用の変換回路１，変換回路２，…，変換回路ｍである。各変換回路３１−１，３１−２，…はハードウェアにより構成され，それぞれデータラッチ部３１ｂからの出力及びフレームカウンタ部３１ａからのカウンタ値を受け取って，アドレス生成部３１０，ＣＳ（チップセレクト）生成部３１１の各信号の組み合わせを生成し，選択部３１ｃへ出力してメモリ（図１の６）へ出力し，メモリから読み出されたデータは各変換回路１，変換回路２，…の読み出しデータ（ＲＤＴ）生成部３１２を介して読み出しデータ選択部３１ｄへ出力され，ユーザ回路（図１の１）へ供給される。

図７の下部に読み出しインタフェース変換部３１の信号波形を示し，３１ｂで示すデータラッチ部から，チップセレクト（ＣＳ），ライトアドレス（ＲＡＤ）が並列に発生すると，パターン１とパターン２の信号波形が図６の変換回路３１−１，変換回路３１−２から発生する。

図８は書き込み・読み出し試験の動作シーケンスであり，上記図２，図５，図６に示す各部を用いて実行される。この動作シーケンスにおいて，ｎは書き込みパターン生成部に含まれる複数のパターン発生部の一つの番号を表す変数であり，ｍは読み出しパターン生成部に含まれる複数のパターン発生部の一つの番号を表す変数である。

最初に，ＬＳＩまたはＦＰＧＡ等の集積回路の初期状態（パワー・オン・リセット直後等）において，書き込みパターン生成部（図２の４１０）によりパターンｎ（最初はｎ＝１）のタイミングによりメモリへ書き込みを行い（図８のＳ１），続いて読み出しパターン生成部（図２の４１１）はパターンｍ（最初はｍ＝１）のタイミングによりメモリから読み出しを行う（同Ｓ２）。次に読み出しデータ＝書き込みデータであるか判別し（図８のＳ３），この比較で一致が得られないと，Ｓ１に戻って書き込みパターン生成部によるパターンｎと読み出しパターン生成部によるパターンｍを順次更新し（同Ｓ４），ステップＳ１に戻ってパターンｎのタイミングによりメモリへの書き込みと，パターンｍのタイミングによるメモリからの読み出し（同Ｓ２），及び読み出しデータと書き込みデータが一致するかの判別（同Ｓ３）の動作を繰り返し実行する。

この場合，最初に書き込みパターン発生部のパターンｎをｎ＝１として，読み出しパターン発生部のパターンｍ＝１による読み出しを行って，一致が得られない場合はステップＳ４でｎ＝１，ｍ＝２に更新して，Ｓ１〜Ｓ３の処理を行い，一致が得られないとｍを順次更新する。こうして，ｍが読み出しパターン生成部に備えられたパターン発生部の個数（最大値）に達すると，ｎの値を更新してｎ＝２とし，ｎ＝２，ｍ＝１により同様の書き込み，読み出しを行い，ｎが書き込みパターン生成部に備えられたパターン発生部の個数（最大値）に達して，ｍの値も最大値になるまで同様の動作が繰り返される。

上記のステップＳ３において，読み出しデータと書き込みデータが一致することが判別されると，その時のｎとｍの値から，書き込みパターンｎ，読み出しパターンｍを検出結果として，それぞれに対応するインタフェース変換回路内の書き込みインタフェース変換部（図５）と読み出しインタフェース変換部（図６）の選択を行う（図８のＳ５）。具体的には，図５に示す書き込みインタフェース変換部において，書き込みインタフェース変換回路３０−１，３０−２，…の中の一つを選択するよう選択部３０ｃが駆動され，図６に示す読み出しインタフェース変換部において，読み出しインタフェース変換回路３１−１，３１−２，…の中の一つを選択するよう選択部３１ｃと読み出しデータ選択部３１ｄが駆動される。

なお，ステップＳ３では読み出しデータと書き込みデータの一致を判別するが，一致するだけでなく，書き込み及び読み出しのタイミングの位相がメモリに対して，最小のアクセス周期となるような書き込み・読み出しパターンの選択を行うようにしてもよい。

書き込みインタフェース変換回路と読み出しインタフェース変換回路が選択されると，通常状態（運用状態）へ移行する（図８のＳ６）。

（付記１） 情報処理機能を備えたユーザ回路とメモリとの間に設けたメモリ・インタフェース部を含む集積回路のメモリ・インタフェース制御方式において，前記メモリ・インタフェース部は，複数個のタイミングの書き込み・読み出しパターンを発生する書き込み・読み出しパターン発生回路を備え，前記メモリに対して順番に発生するパターンを変更してアクセスすることにより当該メモリに最適なアクセス・タイミングを認識する書き込み・読み出し試験部と，メモリアクセス信号を異なる複数のアクセス・タイミングの書き込み・読み出しのアクセス・タイミングに変換する複数の変換回路を備えたインタフェース変換部を備え，前記書き込み・読み出し試験部により認識した結果により，前記インタフェース変換部の中の書き込み・読み出しの変換回路を選択することにより前記ユーザ回路からのメモリアクセス信号を前記メモリに最適な書き込み及び読み出しの信号に変換することを特徴とする集積回路におけるメモリ・インタフェース制御方式。

（付記２） 付記１において，前記書き込み・読み出し試験部は，書き込みのための異なるタイミングの複数のパターンを生成する書き込みパターン生成部と，読み出しのための異なるタイミングの複数のパターンを生成する読み出しパターン生成部とを備え，前記書き込みパターン生成部の中の一つのパターンと，前記読み出しパターン生成部の中の一つのパターンとの組み合わせを順番に切替えてメモリにアクセスし，それぞれの組み合わせによる書き込みデータと読み出しデータを比較し，一致が得られた時の書き込みのパターンと読み出しのパターンを，最適パターンの組み合わせとして認識することを特徴とする集積回路におけるメモリ・インタフェース制御方式。

（付記３） 付記２において，前記書き込みパターン生成部の中の一つのパターンと，前記読み出しパターン生成部の中の一つのパターンとを組み合わせによるメモリへのアクセスにおいて，それぞれの組み合わせによる書き込みデータと読み出しデータを比較する書き込み・読み出しデータ検証部と，不一致の場合に前記書き込みパターンと読み出しパターンの組み合わせを切替える書き込み・読み出しパターン切替え部とを備えることを特徴とする集積回路におけるメモリ・インタフェース制御方式。

（付記４） 付記１において，前記インタフェース変換部は，前記書き込み・読み出し試験部に備えられた複数の書き込み・読み出しパターン発生回路の各パターンに対応する複数の書き込みパターン変換回路と複数の読み出しパターン変換回路を備え，前記複数の書き込みパターン変換回路の一つと複数の読み出しパターン変換回路の一つを前記書き込み・読み出し試験部の認識結果により選択することを特徴とする集積回路におけるメモリ・インタフェース制御方式。

（付記５） 付記１において，前記メモリが前記集積回路の外部メモリとして設けられたことを特徴とする集積回路におけるメモリ・インタフェース制御方式。

（付記６） 付記１において，前記ユーザ回路とメモリ・インタフェース部の間は，イネーブル信号，チップセレクト信号，アドレス信号及びデータ信号等のパラレルインタフェースまたはシリアルインタフェースの何れか一方により接続されることを特徴とする集積回路におけるメモリ・インタフェース制御方式。

本発明は，ＬＳＩやＦＰＧＡ等の集積回路において，内部メモリまたは外部メモリとのインタフェース制御を効率的に行うことができ，通信装置や情報処理装置の分野において有効に利用することができる。

本発明の原理構成を示す図である。 書き込み・読み出し試験部の構成例を示す図である。 書き込みパターン生成部から発生するパターンの例を示す図である。 読み出しパターン生成部から発生するパターンの例を示す図である。 書き込みインタフェース変換部の構成例を示す図である。 読み出しインタフェース変換部の構成例を示す図である。 インタフェース変換回路で変換する信号波形の例を示す図である。 書き込み・読み出し試験の動作シーケンスを示す図である。 従来例の基本構成を示す図である。

符号の説明

１ ユーザ回路
２ メモリ・インタフェース部
３ インタフェース変換部
３０ 書き込みインタフェース（ｉＮＦ）変換部
３０−１〜３０−ｎ 変換回路１〜変換回路ｎ
３１ 読み出しインタフェース（ｉＮＦ）変換部
３１−１〜３１−ｍ 変換回路１〜変換回路ｍ
４ 書き込み・読み出し試験部
４０ 制御部
４１ 書き込み・読み出しパターン発生回路
４１０ 書き込みパターン生成部
４１０−１〜４１０−ｎ パターン１〜パターンｎ
４１１ 読み出しパターン生成部
４１１−１〜４１１−ｍ パターン１〜パターンｍ ４２ 書き込み・読み出しデータ検証部
４３ 書き込み・読み出しパターン切替え部
５ 選択部
６ メモリ

Claims (4)

1. 情報処理機能を備えたユーザ回路とメモリとの間に設けたメモリ・インタフェース部を含む集積回路のメモリ・インタフェース制御方式において，
   前記メモリ・インタフェース部は，
   複数個のタイミングの書き込み・読み出しパターンを発生する書き込み・読み出しパターン発生回路を備え，前記メモリに対して順番に発生するパターンを変更してアクセスすることにより当該メモリに最適なアクセス・タイミングを認識する書き込み・読み出し試験部と，
   メモリアクセス信号を異なる複数のアクセス・タイミングの書き込み・読み出しのアクセス・タイミングに変換する複数の変換回路を備えたインタフェース変換部を備え，
   前記書き込み・読み出し試験部により認識した結果により，前記インタフェース変換部の中の書き込み・読み出しの変換回路を選択することにより前記ユーザ回路からのメモリアクセス信号を前記メモリに最適な書き込み及び読み出しの信号に変換することを特徴とする集積回路におけるメモリ・インタフェース制御方式。
2. 請求項１において，
   前記書き込み・読み出し試験部は，書き込みのための異なるタイミングの複数のパターンを生成する書き込みパターン生成部と，読み出しのための異なるタイミングの複数のパターンを生成する読み出しパターン生成部とを備え，
   前記書き込みパターン生成部の中の一つのパターンと，前記読み出しパターン生成部の中の一つのパターンとの組み合わせを順番に切替えてメモリにアクセスし，それぞれの組み合わせによる書き込みデータと読み出しデータを比較し，一致が得られた時の書き込みのパターンと読み出しのパターンを，最適パターンの組み合わせとして認識することを特徴とする集積回路におけるメモリ・インタフェース制御方式。
3. 請求項１において，
   前記インタフェース変換部は，前記書き込み・読み出し試験部に備えられた複数の書き込み・読み出しパターン発生回路の各パターンに対応する複数の書き込みパターン変換回路と複数の読み出しパターン変換回路を備え，
   前記複数の書き込みパターン変換回路の一つと複数の読み出しパターン変換回路の一つを前記書き込み・読み出し試験部の認識結果により選択することを特徴とする集積回路におけるメモリ・インタフェース制御方式。
4. 請求項１において，
   前記メモリが前記集積回路の外部メモリとして設けられたことを特徴とする集積回路におけるメモリ・インタフェース制御方式。

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