JP2002366421A - メモリ制御回路とメモリ制御方法 - Google Patents
メモリ制御回路とメモリ制御方法Info
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリの特性に合わせて最適なアクセス速度
を設定することが可能なメモリ制御回路及びメモリ制御
方法を提供する。 【解決手段】 例えばメモリ３を交換した時、ＣＰＵ２
からモード信号ＭＯＤで速度測定モードが指定され、セ
レクタ３０が速度測定部２０側に切り替えられる。ＣＰ
Ｕ２からの開始信号ＳＴＡで、速度測定部２０からアド
レス信号ＡＤと書込データＷＤがメモリ３に出力され、
特定の番地に予め定められたデータが書き込まれる。次
に、メモリ３の特定の番地が読み出され、正しく読み書
きができたか否かが判定される。読み書きは速度を順次
変えて行われ、最適速度が決定される。応答信号ＲＥＳ
はＣＰＵ２に出力され、このＣＰＵ２からメモリ制御部
１のアクセス制御部１０内のレジスタに格納される。こ
れにより、通常動作モードにおいて、メモリ３へ最適速
度でアクセスすることが可能になる。
を設定することが可能なメモリ制御回路及びメモリ制御
方法を提供する。 【解決手段】 例えばメモリ３を交換した時、ＣＰＵ２
からモード信号ＭＯＤで速度測定モードが指定され、セ
レクタ３０が速度測定部２０側に切り替えられる。ＣＰ
Ｕ２からの開始信号ＳＴＡで、速度測定部２０からアド
レス信号ＡＤと書込データＷＤがメモリ３に出力され、
特定の番地に予め定められたデータが書き込まれる。次
に、メモリ３の特定の番地が読み出され、正しく読み書
きができたか否かが判定される。読み書きは速度を順次
変えて行われ、最適速度が決定される。応答信号ＲＥＳ
はＣＰＵ２に出力され、このＣＰＵ２からメモリ制御部
１のアクセス制御部１０内のレジスタに格納される。こ
れにより、通常動作モードにおいて、メモリ３へ最適速
度でアクセスすることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの速度に合
わせて読み書きのアクセス速度を制御するメモリ制御回
路とメモリ制御方法に関するものである。
わせて読み書きのアクセス速度を制御するメモリ制御回
路とメモリ制御方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：特開平９−３０５４７７号公報
例えば次のような文献に記載されるものがあった。 文献：特開平９−３０５４７７号公報
【０００３】図２は、前記文献に記載された従来のメモ
リ制御回路の構成図である。このメモリ制御回路１００
は、図示しない中央処理装置（以下、「ＣＰＵ」とい
う）から同期クロック２０１とアクセス開始信号２０２
が与えられるステート制御部３０１を有している。ステ
ート制御部３０１には、アクセス速度レジスタ４０１が
接続されている。
リ制御回路の構成図である。このメモリ制御回路１００
は、図示しない中央処理装置（以下、「ＣＰＵ」とい
う）から同期クロック２０１とアクセス開始信号２０２
が与えられるステート制御部３０１を有している。ステ
ート制御部３０１には、アクセス速度レジスタ４０１が
接続されている。
【０００４】アクセス速度レジスタ４０１は、使用する
メモリのアクセス速度を、マニュアル操作によりディッ
プスイッチ等のハードウエアで設定するものである。設
定された情報はアクセス速度レジスタ４０１へ格納さ
れ、アクセス速度情報信号４０２がステート制御部３０
１へ送られるようになっている。
メモリのアクセス速度を、マニュアル操作によりディッ
プスイッチ等のハードウエアで設定するものである。設
定された情報はアクセス速度レジスタ４０１へ格納さ
れ、アクセス速度情報信号４０２がステート制御部３０
１へ送られるようになっている。
【０００５】ステート制御部３０１は、アクセス速度情
報信号４０２を用いて、データラッチイネーブル信号２
０９と出力タイミング信号３０５を生成するものであ
る。出力タイミング信号３０５は、メモリ制御信号生成
部３０２とメモリアドレス生成部３０３に与えられ、デ
ータラッチイネーブル信号２０９は、リードデータラッ
チ部３０４に与えられるようになっている。
報信号４０２を用いて、データラッチイネーブル信号２
０９と出力タイミング信号３０５を生成するものであ
る。出力タイミング信号３０５は、メモリ制御信号生成
部３０２とメモリアドレス生成部３０３に与えられ、デ
ータラッチイネーブル信号２０９は、リードデータラッ
チ部３０４に与えられるようになっている。
【０００６】メモリ制御信号生成部３０２は、ＣＰＵか
ら与えられる制御信号１０６を、出力タイミング信号３
０５に従って、メモリ側へ制御信号（ＲＡＳ＊，ＣＡＳ
＊，ＷＥ＊）２０３，２０４，２０５として出力するも
のである。メモリアドレス生成部３０３は、ＣＰＵから
与えられるアドレス信号１０４を、出力タイミング信号
３０５に従って、メモリ側へアドレス信号（ＲＡＳ，Ｃ
ＡＳ）２０６，２０７として出力するものである。
ら与えられる制御信号１０６を、出力タイミング信号３
０５に従って、メモリ側へ制御信号（ＲＡＳ＊，ＣＡＳ
＊，ＷＥ＊）２０３，２０４，２０５として出力するも
のである。メモリアドレス生成部３０３は、ＣＰＵから
与えられるアドレス信号１０４を、出力タイミング信号
３０５に従って、メモリ側へアドレス信号（ＲＡＳ，Ｃ
ＡＳ）２０６，２０７として出力するものである。
【０００７】リードデータラッチ部３０４は、メモリ側
から読み出されたリードデータ２０８を、データラッチ
イネーブル信号２０９のタイミングに従ってラッチし、
ＣＰＵ側へデータ１０５として出力するものである。
から読み出されたリードデータ２０８を、データラッチ
イネーブル信号２０９のタイミングに従ってラッチし、
ＣＰＵ側へデータ１０５として出力するものである。
【０００８】このようなメモリ制御回路１００で、制御
対象のメモリを交換した場合、そのメモリのアクセス速
度を、ディップスイッチ等のマニュアル操作で設定す
る。これにより、アクセス速度レジスタ４０１にアクセ
ス速度が格納される。
対象のメモリを交換した場合、そのメモリのアクセス速
度を、ディップスイッチ等のマニュアル操作で設定す
る。これにより、アクセス速度レジスタ４０１にアクセ
ス速度が格納される。
【０００９】次に、このメモリ制御回路１００を含むシ
ステムの動作が開始されると、ＣＰＵから出力されるア
クセス開始信号２０２が、ステート制御部３０１に与え
られる。ステート制御部３０１では、アクセス速度レジ
スタ４０１から与えられるアクセス速度情報信号４０２
に基づいて、メモリアクセスに対する最適なタイミング
が計算され、出力タイミング信号３０５とデータラッチ
イネーブル信号２０９が出力される。
ステムの動作が開始されると、ＣＰＵから出力されるア
クセス開始信号２０２が、ステート制御部３０１に与え
られる。ステート制御部３０１では、アクセス速度レジ
スタ４０１から与えられるアクセス速度情報信号４０２
に基づいて、メモリアクセスに対する最適なタイミング
が計算され、出力タイミング信号３０５とデータラッチ
イネーブル信号２０９が出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
メモリ制御回路１００では、メモリのアクセス速度を利
用者がマニュアル操作で設定する必要がある。このた
め、煩雑な操作が必要となり、また誤ったアクセス速度
を設定するとメモリの性能を最大限に利用できなかった
り、誤動作するという問題があった。
メモリ制御回路１００では、メモリのアクセス速度を利
用者がマニュアル操作で設定する必要がある。このた
め、煩雑な操作が必要となり、また誤ったアクセス速度
を設定するとメモリの性能を最大限に利用できなかった
り、誤動作するという問題があった。
【００１１】本発明は、前記従来技術が持っていた課題
を解決し、マニュアル操作を必要とせずに、メモリの特
性に合わせて最適なアクセス速度を設定することができ
るメモリ制御回路とメモリ制御方法を提供するものであ
る。
を解決し、マニュアル操作を必要とせずに、メモリの特
性に合わせて最適なアクセス速度を設定することができ
るメモリ制御回路とメモリ制御方法を提供するものであ
る。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、制御対象のメモリの速
度に合わせて、中央処理装置から該メモリに対する読み
書きのアクセス速度を制御するメモリ制御回路におい
て、速度測定モードが指定されたときに、前記メモリの
所定の番地に予め定められたデータを書き込み、その
後、異なる速度で前記番地のデータを読み出して、正常
な読み出し動作が可能な最適速度を測定する速度測定部
を設けている。
に、本発明の内の第１の発明は、制御対象のメモリの速
度に合わせて、中央処理装置から該メモリに対する読み
書きのアクセス速度を制御するメモリ制御回路におい
て、速度測定モードが指定されたときに、前記メモリの
所定の番地に予め定められたデータを書き込み、その
後、異なる速度で前記番地のデータを読み出して、正常
な読み出し動作が可能な最適速度を測定する速度測定部
を設けている。
【００１３】第２の発明は、第１の発明と同様のメモリ
制御回路において、速度測定モードが指定されたとき
に、メモリの所定の番地に予め定められたデータを異な
る速度で書き込み、その後、前記番地のデータを読み出
して、正常な書き込み動作が可能な最適速度を測定する
速度測定部を設けている。
制御回路において、速度測定モードが指定されたとき
に、メモリの所定の番地に予め定められたデータを異な
る速度で書き込み、その後、前記番地のデータを読み出
して、正常な書き込み動作が可能な最適速度を測定する
速度測定部を設けている。
【００１４】第３の発明は、第１または第２の発明にお
ける速度測定部を、前記所定の番地を指定するアドレス
信号を出力すると共に、前記異なる速度で前記制御対象
のメモリに対する読み書きを制御する読み書き制御手段
と、前記アドレス信号に対応して予め定められたデータ
を生成するデータ生成手段と、前記データ生成手段で生
成されたデータと前記制御対象のメモリから読み出され
たデータを比較し、正常な読み出しまたは書き込み動作
ができたか否かの判定信号を出力する比較手段と、前記
判定信号に基づいて前記メモリで正常な読み出しまたは
書き込み動作が可能な最適速度の情報を出力する速度出
力手段とで構成している。
ける速度測定部を、前記所定の番地を指定するアドレス
信号を出力すると共に、前記異なる速度で前記制御対象
のメモリに対する読み書きを制御する読み書き制御手段
と、前記アドレス信号に対応して予め定められたデータ
を生成するデータ生成手段と、前記データ生成手段で生
成されたデータと前記制御対象のメモリから読み出され
たデータを比較し、正常な読み出しまたは書き込み動作
ができたか否かの判定信号を出力する比較手段と、前記
判定信号に基づいて前記メモリで正常な読み出しまたは
書き込み動作が可能な最適速度の情報を出力する速度出
力手段とで構成している。
【００１５】第４の発明は、第１または第２の発明にお
ける速度測定部を、前記メモリに対するデータの読み書
きの上限速度を保持する上限レジスタと、前記メモリに
対するデータの読み書きの下限速度を保持する下限レジ
スタと、前記上限レジスタに保持された上限速度と前記
下限レジスタに保持された下限速度の平均速度を算出す
る平均値算出部と、前記所定の番地を指定するアドレス
信号を出力すると共に、前記平均速度で前記制御対象の
メモリに対する読み書きを制御する読み書き制御手段
と、前記アドレス信号に対応して予め定められたデータ
を生成するデータ生成手段と、前記データ生成手段で生
成されたデータと前記制御対象のメモリから読み出され
たデータを比較し、正常な読み出しまたは書き込み動作
ができたか否かの判定信号を出力する比較手段と、前記
判定信号に基づいて前記上限レジスタの上限速度または
下限レジスタの下限速度を更新する速度更新手段手段
と、前記上限レジスタの上限速度と前記下限レジスタの
下限速度に基づいて前記メモリで正常な読み出しまたは
書き込み動作が可能な最適速度を判定してその情報を出
力する速度出力手段とで構成している。
ける速度測定部を、前記メモリに対するデータの読み書
きの上限速度を保持する上限レジスタと、前記メモリに
対するデータの読み書きの下限速度を保持する下限レジ
スタと、前記上限レジスタに保持された上限速度と前記
下限レジスタに保持された下限速度の平均速度を算出す
る平均値算出部と、前記所定の番地を指定するアドレス
信号を出力すると共に、前記平均速度で前記制御対象の
メモリに対する読み書きを制御する読み書き制御手段
と、前記アドレス信号に対応して予め定められたデータ
を生成するデータ生成手段と、前記データ生成手段で生
成されたデータと前記制御対象のメモリから読み出され
たデータを比較し、正常な読み出しまたは書き込み動作
ができたか否かの判定信号を出力する比較手段と、前記
判定信号に基づいて前記上限レジスタの上限速度または
下限レジスタの下限速度を更新する速度更新手段手段
と、前記上限レジスタの上限速度と前記下限レジスタの
下限速度に基づいて前記メモリで正常な読み出しまたは
書き込み動作が可能な最適速度を判定してその情報を出
力する速度出力手段とで構成している。
【００１６】第１〜第４の発明によれば、以上のように
装置を構成したので、次のような作用が行われる。速度
測定モードが指定されると速度測定部が起動され、メモ
リの所定の番地に予め定められたデータが書き込まれ、
更にその読み出しが行われる。これらの読み書きは異な
る速度で順次繰り返して行われ、正しく読み書きができ
る最適速度が測定される。
装置を構成したので、次のような作用が行われる。速度
測定モードが指定されると速度測定部が起動され、メモ
リの所定の番地に予め定められたデータが書き込まれ、
更にその読み出しが行われる。これらの読み書きは異な
る速度で順次繰り返して行われ、正しく読み書きができ
る最適速度が測定される。
【００１７】第５の発明は、第１の発明と同様のメモリ
制御回路において、速度測定モードが指定されたとき
に、メモリの所定の番地に予め定められたデータを書き
込み、その後、前記番地をアクセスして該番地から読み
出されるデータが前記書き込んだデータに一致するまで
の時間を測定して、正常な読み出し動作が可能な最適速
度を測定する速度測定部を設けている。
制御回路において、速度測定モードが指定されたとき
に、メモリの所定の番地に予め定められたデータを書き
込み、その後、前記番地をアクセスして該番地から読み
出されるデータが前記書き込んだデータに一致するまで
の時間を測定して、正常な読み出し動作が可能な最適速
度を測定する速度測定部を設けている。
【００１８】第５の発明によれば、次のような作用が行
われる。速度測定モードが指定されると速度測定部が起
動され、メモリの所定の番地に予め定められたデータが
書き込まれ、更にその読み出しが行われる。この読み出
し時に、予め書き込んだデータが読み出されるまでの時
間が測定され、正しく読み出しができる最適速度が測定
される。
われる。速度測定モードが指定されると速度測定部が起
動され、メモリの所定の番地に予め定められたデータが
書き込まれ、更にその読み出しが行われる。この読み出
し時に、予め書き込んだデータが読み出されるまでの時
間が測定され、正しく読み出しができる最適速度が測定
される。
【００１９】第６の発明は、第１〜第５の発明のメモリ
制御回路において、周囲温度または電源電圧の環境状態
を検知する状態検知手段と、前記速度測定モード時に、
前記状態検知手段で検知された環境状態を保持する状態
保持手段と、通常動作モード時に、前記状態検知手段で
検知された環境状態と前記状態保持手段に保持された環
境状態を比較して、その差が一定値を越えたときに速度
測定を行うための変化検出信号を出力する変化検出手段
とを設けている。
制御回路において、周囲温度または電源電圧の環境状態
を検知する状態検知手段と、前記速度測定モード時に、
前記状態検知手段で検知された環境状態を保持する状態
保持手段と、通常動作モード時に、前記状態検知手段で
検知された環境状態と前記状態保持手段に保持された環
境状態を比較して、その差が一定値を越えたときに速度
測定を行うための変化検出信号を出力する変化検出手段
とを設けている。
【００２０】第６の発明によれば、次のような作用が行
われる。速度測定モード時に、周囲温度や電源電圧の環
境状態が状態検知手段で検知されて状態保持手段に保持
される。通常動作モード時には、状態検知手段で検知さ
れた環境状態が、状態保持手段に保持さた速度測定モー
ド時の環境状態と比較される。そして、その差が一定値
を越えていると、変化検出手段から変化検出信号が出力
される。
われる。速度測定モード時に、周囲温度や電源電圧の環
境状態が状態検知手段で検知されて状態保持手段に保持
される。通常動作モード時には、状態検知手段で検知さ
れた環境状態が、状態保持手段に保持さた速度測定モー
ド時の環境状態と比較される。そして、その差が一定値
を越えていると、変化検出手段から変化検出信号が出力
される。
【００２１】第７の発明は、制御対象のメモリの速度に
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、速
度測定モードが指定されたときに、次のような処理を順
次行うように構成している。
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、速
度測定モードが指定されたときに、次のような処理を順
次行うように構成している。
【００２２】まず、メモリに対するデータの書き込みの
上限速度及び下限速度をそれぞれ上限レジスタ及び下限
レジスタに設定する処理を行い、前記上限速度と下限速
度の平均速度を算出する処理を行い、前記メモリの所定
の番地に予め定められたデータを前記平均速度で書き込
んだ後、誤りなく確実に読み出しができる速度で読み出
す処理を行う。更に、前記メモリに書き込んだデータと
該メモリから読み出されたデータを比較して正常な書き
込み動作ができたか否かの判定する処理を行い、前記判
定結果に基づいて前記上限レジスタの上限速度または下
限レジスタの下限速度を更新する処理を行う。そして、
前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な書き込み動作が可能
な最適速度を判定してその情報を出力する処理を行う。
これにより、通常動作モードにおいて、最適速度でメモ
リの書き込みを行うことができる。
上限速度及び下限速度をそれぞれ上限レジスタ及び下限
レジスタに設定する処理を行い、前記上限速度と下限速
度の平均速度を算出する処理を行い、前記メモリの所定
の番地に予め定められたデータを前記平均速度で書き込
んだ後、誤りなく確実に読み出しができる速度で読み出
す処理を行う。更に、前記メモリに書き込んだデータと
該メモリから読み出されたデータを比較して正常な書き
込み動作ができたか否かの判定する処理を行い、前記判
定結果に基づいて前記上限レジスタの上限速度または下
限レジスタの下限速度を更新する処理を行う。そして、
前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な書き込み動作が可能
な最適速度を判定してその情報を出力する処理を行う。
これにより、通常動作モードにおいて、最適速度でメモ
リの書き込みを行うことができる。
【００２３】第８の発明は、制御対象のメモリの速度に
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、速
度測定モードが指定されたときに、次のような処理を順
次行うように構成している。
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、速
度測定モードが指定されたときに、次のような処理を順
次行うように構成している。
【００２４】まず、メモリに対するデータの読み出しの
上限速度及び下限速度をそれぞれ上限レジスタ及び下限
レジスタに設定する処理を行い、前記上限速度と下限速
度の平均速度を算出する処理を行い、前記メモリの所定
の番地に予め定められたデータを誤りなく確実に書き込
みができる速度で書き込んだ後、前記平均速度で読み出
す処理を行う。更に、前記メモリに書き込んだデータと
該メモリから読み出されたデータを比較して正常な読み
出し動作ができたか否かの判定する処理を行い、前記判
定結果に基づいて前記上限レジスタの上限速度または下
限レジスタの下限速度を更新する処理を行う。そして、
前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な読み出し動作が可能
な最適速度を判定してその情報を出力する処理を行う。
これにより、通常動作モードにおいて、最適速度でメモ
リの読み出しを行うことができる。
上限速度及び下限速度をそれぞれ上限レジスタ及び下限
レジスタに設定する処理を行い、前記上限速度と下限速
度の平均速度を算出する処理を行い、前記メモリの所定
の番地に予め定められたデータを誤りなく確実に書き込
みができる速度で書き込んだ後、前記平均速度で読み出
す処理を行う。更に、前記メモリに書き込んだデータと
該メモリから読み出されたデータを比較して正常な読み
出し動作ができたか否かの判定する処理を行い、前記判
定結果に基づいて前記上限レジスタの上限速度または下
限レジスタの下限速度を更新する処理を行う。そして、
前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な読み出し動作が可能
な最適速度を判定してその情報を出力する処理を行う。
これにより、通常動作モードにおいて、最適速度でメモ
リの読み出しを行うことができる。
【００２５】第９の発明は、制御対象のメモリの速度に
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、前
記メモリの所定の番地に予め定められたデータを誤りな
く確実に書き込みができる速度で書き込む処理と、前記
番地をアクセスして該番地から読み出されるデータが前
記書き込んだデータに一致するまでの時間を測定する処
理と、前記測定された時間に基づいて前記メモリで正常
な読み出し動作が可能な最適速度を判定してその情報を
出力する処理とを順次行うようにしている。これによ
り、通常動作モードにおいて、最適速度でメモリの読み
出しを行うことができる。
合わせて、中央処理装置から該メモリに対する読み書き
のアクセス速度を制御するメモリ制御方法において、前
記メモリの所定の番地に予め定められたデータを誤りな
く確実に書き込みができる速度で書き込む処理と、前記
番地をアクセスして該番地から読み出されるデータが前
記書き込んだデータに一致するまでの時間を測定する処
理と、前記測定された時間に基づいて前記メモリで正常
な読み出し動作が可能な最適速度を判定してその情報を
出力する処理とを順次行うようにしている。これによ
り、通常動作モードにおいて、最適速度でメモリの読み
出しを行うことができる。
【００２６】第１０の発明は、第７〜第９のメモリ制御
方法において、最適速度を判定してその情報を出力した
時の周囲温度または電源電圧の環境状態を検出して記憶
する処理と、通常動作モード時に、周囲温度または電源
電圧の環境状態を検出して前記記憶された環境状態と比
較し、その差が一定値を越えたときに再び速度測定を行
うための変化検出信号を出力する処理とを行うようにし
ている。これにより、通常動作モードに環境状態が変化
すると、変化検出信号が出力され、例えばＣＰＵの制御
に従って、最適な読み書きの速度の再測定を行うことが
できる。
方法において、最適速度を判定してその情報を出力した
時の周囲温度または電源電圧の環境状態を検出して記憶
する処理と、通常動作モード時に、周囲温度または電源
電圧の環境状態を検出して前記記憶された環境状態と比
較し、その差が一定値を越えたときに再び速度測定を行
うための変化検出信号を出力する処理とを行うようにし
ている。これにより、通常動作モードに環境状態が変化
すると、変化検出信号が出力され、例えばＣＰＵの制御
に従って、最適な読み書きの速度の再測定を行うことが
できる。
【００２７】
【発明の実施の形態】（第１の実施形態）図１（ａ），
（ｂ）は、本発明の第１の実施形態を示すメモリ制御回
路の構成図であり、同図（ａ）は全体構成図、及び同図
（ｂ）は速度測定部の構成図である。
（ｂ）は、本発明の第１の実施形態を示すメモリ制御回
路の構成図であり、同図（ａ）は全体構成図、及び同図
（ｂ）は速度測定部の構成図である。
【００２８】図１（ａ）に示すように、このメモリ制御
回路１は、ＣＰＵ２とメモリ３の間に設けられ、このメ
モリ３の速度に合わせてＣＰＵ１からメモリ３に対する
読み書きのアクセス速度を制御するものである。メモリ
制御回路１は、アクセス制御部１０、速度測定部２０、
セレクタ３０及び温度変化検出部４０で構成されてい
る。
回路１は、ＣＰＵ２とメモリ３の間に設けられ、このメ
モリ３の速度に合わせてＣＰＵ１からメモリ３に対する
読み書きのアクセス速度を制御するものである。メモリ
制御回路１は、アクセス制御部１０、速度測定部２０、
セレクタ３０及び温度変化検出部４０で構成されてい
る。
【００２９】アクセス制御部１０は、図２のメモリ制御
回路１００と同様の機能を有し、レジスタ（ＲＥＧ）に
設定された速度情報に基づいて、ＣＰＵ１側のアドレス
信号ＡＤ、データ信号ＤＴ及び制御信号ＣＳと、メモリ
３側のアドレス信号ＡＤ、書込データＷＤ、読出データ
ＲＤ及び制御信号ＣＳとの間の、変換及びタイミング調
整を行うものである。また、速度測定部２０は、例えば
システムをセットアップしたりメモリ３を交換した時
に、このメモリ３に最適な読み書きを行うためのアクセ
ス速度を測定するものである。
回路１００と同様の機能を有し、レジスタ（ＲＥＧ）に
設定された速度情報に基づいて、ＣＰＵ１側のアドレス
信号ＡＤ、データ信号ＤＴ及び制御信号ＣＳと、メモリ
３側のアドレス信号ＡＤ、書込データＷＤ、読出データ
ＲＤ及び制御信号ＣＳとの間の、変換及びタイミング調
整を行うものである。また、速度測定部２０は、例えば
システムをセットアップしたりメモリ３を交換した時
に、このメモリ３に最適な読み書きを行うためのアクセ
ス速度を測定するものである。
【００３０】アクセス制御部１０と速度測定部２０は、
セレクタ３０を介してメモリ３に接続されるようになっ
ている。セレクタ３０は、ＣＰＵ２から与えられるモー
ド信号ＭＯＤで速度測定モードが指定されたときに、速
度測定部２０とメモリ３を接続し、通常動作モードが指
定されたときには、アクセス制御部１０とメモリ３を接
続する切替スイッチである。
セレクタ３０を介してメモリ３に接続されるようになっ
ている。セレクタ３０は、ＣＰＵ２から与えられるモー
ド信号ＭＯＤで速度測定モードが指定されたときに、速
度測定部２０とメモリ３を接続し、通常動作モードが指
定されたときには、アクセス制御部１０とメモリ３を接
続する切替スイッチである。
【００３１】温度変化検出部４０は、メモリ３の動作速
度が周囲温度によって変化したときに、このメモリ３の
動作速度を測定し直して、速度情報を適正な値に更新す
るためのものである。温度変化検出部４０は、周囲温度
等の環境状態を検知する状態検知手段（例えば、温度セ
ンサ）と、速度測定モード時にこの状態検知手段で検知
された周囲温度を保持する状態保持手段（例えば、レジ
スタ）を有している。更に、この温度変化検出部４０
は、通常動作モード時に状態検知手段で検知された周囲
温度と状態保持手段に保持された周囲温度を比較して、
その差が一定値を越えたときに速度測定を行うための変
化検出信号ＤＥＴを出力する変化検出手段（例えば、比
較器等）を備えている。
度が周囲温度によって変化したときに、このメモリ３の
動作速度を測定し直して、速度情報を適正な値に更新す
るためのものである。温度変化検出部４０は、周囲温度
等の環境状態を検知する状態検知手段（例えば、温度セ
ンサ）と、速度測定モード時にこの状態検知手段で検知
された周囲温度を保持する状態保持手段（例えば、レジ
スタ）を有している。更に、この温度変化検出部４０
は、通常動作モード時に状態検知手段で検知された周囲
温度と状態保持手段に保持された周囲温度を比較して、
その差が一定値を越えたときに速度測定を行うための変
化検出信号ＤＥＴを出力する変化検出手段（例えば、比
較器等）を備えている。
【００３２】速度測定部２０は、図１（ｂ）に示すよう
に、ＣＰＵ２側から開始信号ＳＴＡとクロック信号ＣＬ
Ｋが与えられ、測定結果の応答信号ＲＥＳを出力する読
み書き制御手段及び速度出力手段（例えば、計測制御
部）２１を有している。
に、ＣＰＵ２側から開始信号ＳＴＡとクロック信号ＣＬ
Ｋが与えられ、測定結果の応答信号ＲＥＳを出力する読
み書き制御手段及び速度出力手段（例えば、計測制御
部）２１を有している。
【００３３】計測制御部２１は、アドレス信号ＡＤと制
御信号ＣＳを出力するようになっている。アドレス信号
ＡＤは、データ生成手段（例えば、データ生成部）２２
に与えられると共に、セレクタ３０を介してメモリ３に
与えられるようになっている。データ生成部２２は、計
測制御部２１から与えられるアドレス信号ＡＤに応じ
て、メモリ３に書き込むための書込データＷＤを生成す
るものである。書込データＷＤは、比較手段（例えば、
比較部（ＣＭＰ））２３の第１の入力側に与えられると
共に、セレクタ３０を介してメモリ３に与えられるよう
になっている。
御信号ＣＳを出力するようになっている。アドレス信号
ＡＤは、データ生成手段（例えば、データ生成部）２２
に与えられると共に、セレクタ３０を介してメモリ３に
与えられるようになっている。データ生成部２２は、計
測制御部２１から与えられるアドレス信号ＡＤに応じ
て、メモリ３に書き込むための書込データＷＤを生成す
るものである。書込データＷＤは、比較手段（例えば、
比較部（ＣＭＰ））２３の第１の入力側に与えられると
共に、セレクタ３０を介してメモリ３に与えられるよう
になっている。
【００３４】比較部２３の第２の入力側には、セレクタ
３０を介してメモリ３の読出データＲＤが与えられるよ
うになっている。比較部２３は、データ生成部２２から
出力される書込データＷＤと、メモリ３から読み出され
た読出データＲＤを比較し、正常な読み出しまたは書き
込み動作ができたか否かの判定信号ＣＰを計測制御部２
１に出力するものである。
３０を介してメモリ３の読出データＲＤが与えられるよ
うになっている。比較部２３は、データ生成部２２から
出力される書込データＷＤと、メモリ３から読み出され
た読出データＲＤを比較し、正常な読み出しまたは書き
込み動作ができたか否かの判定信号ＣＰを計測制御部２
１に出力するものである。
【００３５】速度測定部２０は、更に下限レジスタ２４
と上限レジスタ２５を有している。下限レジスタ２４は
アクセス速度の下限値を保持し、上限レジスタ２５はア
クセス速度の上限値を保持するものである。下限レジス
タ２４と上限レジスタ２５の出力側は、平均値算出部２
６に接続されている。平均値算出部２６は、下限レジス
タ２４と上限レジスタ２５に保持されているアクセス速
度の平均値を算出し、平均速度ＡＶＲを出力するもので
ある。平均値算出部２６の出力側は、計測制御部２１に
接続されると共に、下限レジスタ２４と上限レジスタ２
５の入力側に共通接続されている。
と上限レジスタ２５を有している。下限レジスタ２４は
アクセス速度の下限値を保持し、上限レジスタ２５はア
クセス速度の上限値を保持するものである。下限レジス
タ２４と上限レジスタ２５の出力側は、平均値算出部２
６に接続されている。平均値算出部２６は、下限レジス
タ２４と上限レジスタ２５に保持されているアクセス速
度の平均値を算出し、平均速度ＡＶＲを出力するもので
ある。平均値算出部２６の出力側は、計測制御部２１に
接続されると共に、下限レジスタ２４と上限レジスタ２
５の入力側に共通接続されている。
【００３６】下限レジスタ２４と上限レジスタ２５は、
計測制御部２１からロード信号ＬＤが与えられたとき
に、それぞれ予め設定された最小値と最大値がセットさ
れるように構成されている。更に、下限レジスタ２４
は、計測制御部２１から保持信号ＨＬが与えられたとき
に、平均値算出部２６から出力される平均速度ＡＶＲを
保持するようになっている。また、上限レジスタ２５
は、計測制御部２１から保持信号ＨＵが与えられたとき
に、平均値算出部２６から出力される平均速度ＡＶＲを
保持するようになっている。
計測制御部２１からロード信号ＬＤが与えられたとき
に、それぞれ予め設定された最小値と最大値がセットさ
れるように構成されている。更に、下限レジスタ２４
は、計測制御部２１から保持信号ＨＬが与えられたとき
に、平均値算出部２６から出力される平均速度ＡＶＲを
保持するようになっている。また、上限レジスタ２５
は、計測制御部２１から保持信号ＨＵが与えられたとき
に、平均値算出部２６から出力される平均速度ＡＶＲを
保持するようになっている。
【００３７】計測制御部２１は、例えばステートマシン
で構成され、書込タイミングや読出タイミングを、順次
変更しながらメモリ３にアクセスし、このメモリ３が正
常に読み書きできる最適速度を決定する機能を有してい
る。
で構成され、書込タイミングや読出タイミングを、順次
変更しながらメモリ３にアクセスし、このメモリ３が正
常に読み書きできる最適速度を決定する機能を有してい
る。
【００３８】図３（ａ），（ｂ）は、図１の動作の一例
を示すフローチャートであり、同図（ａ）は読出速度の
測定動作を、同図（ｂ）は書込速度の測定動作を示して
いる。次にこれらの図３（ａ），（ｂ）を参照しつつ、
図１の動作を説明する。
を示すフローチャートであり、同図（ａ）は読出速度の
測定動作を、同図（ｂ）は書込速度の測定動作を示して
いる。次にこれらの図３（ａ），（ｂ）を参照しつつ、
図１の動作を説明する。
【００３９】システムをセットアップしたりメモリ３を
交換した時に、ＣＰＵ２からモード信号ＭＯＤによって
速度測定モードを指定する。これにより、セレクタ３０
が速度測定部２０側に切り替えられ、アクセス制御部１
０が切り離されて速度測定部２０とメモリ３が接続され
る。更に、ＣＰＵ２から開始信号ＳＴＡが与えられる
と、速度測定部２０によるメモリ３のアクセス速度の測
定が開始される。
交換した時に、ＣＰＵ２からモード信号ＭＯＤによって
速度測定モードを指定する。これにより、セレクタ３０
が速度測定部２０側に切り替えられ、アクセス制御部１
０が切り離されて速度測定部２０とメモリ３が接続され
る。更に、ＣＰＵ２から開始信号ＳＴＡが与えられる
と、速度測定部２０によるメモリ３のアクセス速度の測
定が開始される。
【００４０】まず、図３（ａ）のステップＳ１におい
て、計測制御部２１からロード信号ＬＤが出力され、下
限レジスタ２４と上限レジスタ２５に、アクセス速度
（例えば、アクセスに必要なクロック数）の初期値がセ
ットされる。これにより、例えば、下限レジスタ２４に
アクセス速度の最小値（例えば、１０クロック）がセッ
トされ、上限レジスタ２５には最大値（例えば、２０ク
ロック）がセットされる。下限レジスタ２４と上限レジ
スタ２５に保持された値は、平均値算出部２６に与えら
れ、この平均値算出部２６によって平均速度ＡＶＲ（こ
の場合は、１５クロック）が算出される。ステップＳ１
の後、ステップＳ２へ進む。
て、計測制御部２１からロード信号ＬＤが出力され、下
限レジスタ２４と上限レジスタ２５に、アクセス速度
（例えば、アクセスに必要なクロック数）の初期値がセ
ットされる。これにより、例えば、下限レジスタ２４に
アクセス速度の最小値（例えば、１０クロック）がセッ
トされ、上限レジスタ２５には最大値（例えば、２０ク
ロック）がセットされる。下限レジスタ２４と上限レジ
スタ２５に保持された値は、平均値算出部２６に与えら
れ、この平均値算出部２６によって平均速度ＡＶＲ（こ
の場合は、１５クロック）が算出される。ステップＳ１
の後、ステップＳ２へ進む。
【００４１】ステップＳ２において、上限レジスタ２５
にセットされた上限速度によって、メモリ３の複数番地
（例えば、０番地と１番地）に対するデータ書き込みが
行われる。即ち、計測制御部２１から０番地を指定する
アドレス信号ＡＤが出力され、メモリ３とデータ生成部
２２に与えられる。これにより、データ生成部２２か
ら、例えばオール“０”のデータが生成され、書込デー
タＷＤとしてメモリ３に与えられる。同時に、計測制御
部２１からメモリ３に書き込みを指定する制御信号ＣＳ
が出力され、このメモリ３の０番地にオール“０”のデ
ータが書き込まれる。
にセットされた上限速度によって、メモリ３の複数番地
（例えば、０番地と１番地）に対するデータ書き込みが
行われる。即ち、計測制御部２１から０番地を指定する
アドレス信号ＡＤが出力され、メモリ３とデータ生成部
２２に与えられる。これにより、データ生成部２２か
ら、例えばオール“０”のデータが生成され、書込デー
タＷＤとしてメモリ３に与えられる。同時に、計測制御
部２１からメモリ３に書き込みを指定する制御信号ＣＳ
が出力され、このメモリ３の０番地にオール“０”のデ
ータが書き込まれる。
【００４２】その後、計測制御部２１から１番地を指定
するアドレス信号ＡＤが出力され、データ生成部２２か
ら例えばオール“１”のデータが生成されてメモリ３に
与えられる。同時に、計測制御部２１からメモリ３に書
き込みを指定する制御信号ＣＳが出力され、このメモリ
３の１番地にオール“１”のデータが書き込まれる。メ
モリ３の０番地と１番地には、上限速度で書き込みが行
われるので、確実にデータが書き込まれる。
するアドレス信号ＡＤが出力され、データ生成部２２か
ら例えばオール“１”のデータが生成されてメモリ３に
与えられる。同時に、計測制御部２１からメモリ３に書
き込みを指定する制御信号ＣＳが出力され、このメモリ
３の１番地にオール“１”のデータが書き込まれる。メ
モリ３の０番地と１番地には、上限速度で書き込みが行
われるので、確実にデータが書き込まれる。
【００４３】ステップＳ３において、平均値算出部２６
で算出された平均速度ＡＶＲで、計測制御部２１からメ
モリ３の０番地と１番地のデータの読み出しが順次行わ
れる。まず、計測制御部２１から０番地を指定するアド
レス信号ＡＤが出力され、データ生成部２２からオール
“０”のデータが生成されて、比較部２３の第１の入力
側に与えられる。一方、メモリ３から０番地の読出デー
タＲＤが出力され、比較部２３の第２の入力側に与えら
れる。比較部２３では２つのデータが比較され、その比
較結果の判定信号ＣＰが計測制御部２１に与えられる。
で算出された平均速度ＡＶＲで、計測制御部２１からメ
モリ３の０番地と１番地のデータの読み出しが順次行わ
れる。まず、計測制御部２１から０番地を指定するアド
レス信号ＡＤが出力され、データ生成部２２からオール
“０”のデータが生成されて、比較部２３の第１の入力
側に与えられる。一方、メモリ３から０番地の読出デー
タＲＤが出力され、比較部２３の第２の入力側に与えら
れる。比較部２３では２つのデータが比較され、その比
較結果の判定信号ＣＰが計測制御部２１に与えられる。
【００４４】ステップＳ４において、メモリ３から読み
出したデータが正しいか否かが判定される。誤りがなけ
ればステップＳ５へ進み、誤りがあればステップＳ６へ
進む。
出したデータが正しいか否かが判定される。誤りがなけ
ればステップＳ５へ進み、誤りがあればステップＳ６へ
進む。
【００４５】読み出したデータが正しいときには、ステ
ップＳ５において、計測制御部２１から上限レジスタ２
５に対して保持信号ＨＵが出力される。これにより、上
限レジスタ２５の上限速度は平均速度ＡＶＲ（即ち、１
５クロック）に更新される。一方、読み出したデータに
誤りがある場合には、ステップＳ６において、計測制御
部２１から下限レジスタ２４に対して保持信号ＨＬが出
力される。これにより、下限レジスタ２４の下限速度は
平均速度ＡＶＲに更新される。ステップＳ５またはＳ６
の後、ステップＳ７へ進む。
ップＳ５において、計測制御部２１から上限レジスタ２
５に対して保持信号ＨＵが出力される。これにより、上
限レジスタ２５の上限速度は平均速度ＡＶＲ（即ち、１
５クロック）に更新される。一方、読み出したデータに
誤りがある場合には、ステップＳ６において、計測制御
部２１から下限レジスタ２４に対して保持信号ＨＬが出
力される。これにより、下限レジスタ２４の下限速度は
平均速度ＡＶＲに更新される。ステップＳ５またはＳ６
の後、ステップＳ７へ進む。
【００４６】ステップＳ７において、下限レジスタ２４
に保持された下限速度と上限レジスタ２５に保持された
上限速度の速度差が所定の値（例えば、３クロック）以
下であるか否かが判定される。速度差が所定の値以下で
あればステップＳ８へ進み、この所定の値を越えていれ
ばステップＳ３へ戻ってステップＳ３〜Ｓ７の処理が繰
り返される。
に保持された下限速度と上限レジスタ２５に保持された
上限速度の速度差が所定の値（例えば、３クロック）以
下であるか否かが判定される。速度差が所定の値以下で
あればステップＳ８へ進み、この所定の値を越えていれ
ばステップＳ３へ戻ってステップＳ３〜Ｓ７の処理が繰
り返される。
【００４７】ステップＳ８において、下限レジスタ２４
に保持された下限速度が、最適な読み出しのアクセス速
度とみなされ、応答信号ＲＥＳとして計測制御部２１か
らＣＰＵ２へ出力される。
に保持された下限速度が、最適な読み出しのアクセス速
度とみなされ、応答信号ＲＥＳとして計測制御部２１か
らＣＰＵ２へ出力される。
【００４８】次に、図３（ｂ）のステップＳ１１におい
て、計測制御部２１からロード信号ＬＤが出力され、図
３（ａ）中のステップＳ１と同様に、下限レジスタ２４
と上限レジスタ２５の初期値がセットされる。上限レジ
スタ２４と下限レジスタ２５に保持された値は、平均値
算出部２６に与えられて平均速度ＡＶＲが算出される。
ステップＳ１１の後、ステップＳ１２へ進む。
て、計測制御部２１からロード信号ＬＤが出力され、図
３（ａ）中のステップＳ１と同様に、下限レジスタ２４
と上限レジスタ２５の初期値がセットされる。上限レジ
スタ２４と下限レジスタ２５に保持された値は、平均値
算出部２６に与えられて平均速度ＡＶＲが算出される。
ステップＳ１１の後、ステップＳ１２へ進む。
【００４９】ステップＳ１２において、平均速度ＡＶＲ
で計測制御部２１からメモリ３の０番地と１番地へのデ
ータの書き込みが行われる。この場合、データ生成部２
２では、例えば前回オール“０”を書き込んだ場合に
は、今回はオール“１”を生成するというように、メモ
リ３に前回書き込んだものとは異なるデータが生成され
る。
で計測制御部２１からメモリ３の０番地と１番地へのデ
ータの書き込みが行われる。この場合、データ生成部２
２では、例えば前回オール“０”を書き込んだ場合に
は、今回はオール“１”を生成するというように、メモ
リ３に前回書き込んだものとは異なるデータが生成され
る。
【００５０】ステップＳ１３において、読み出しにおけ
る誤りが発生しないように、上限レジスタ２５に保持さ
れた上限速度で、メモリ３のデータ読み出しが行われ
る。
る誤りが発生しないように、上限レジスタ２５に保持さ
れた上限速度で、メモリ３のデータ読み出しが行われ
る。
【００５１】ステップ１４において、メモリ３から読み
出したデータが正しいか否かが判定される。誤りがなけ
ればステップＳ１５へ進み、誤りがあればステップＳ１
６へ進む。
出したデータが正しいか否かが判定される。誤りがなけ
ればステップＳ１５へ進み、誤りがあればステップＳ１
６へ進む。
【００５２】読み出したデータが正しいときには、ステ
ップＳ１５において、計測制御部２１から保持信号ＨＵ
が出力され、上限レジスタ２５の上限速度は平均速度Ａ
ＶＲに更新される。一方、読み出したデータに誤りがあ
る場合には、ステップＳ１６において、計測制御部２１
から保持信号ＨＬが出力され、下限レジスタ２４の下限
速度が平均速度ＡＶＲに更新される。ステップＳ１５ま
たはＳ１６の後、ステップＳ１７へ進む。
ップＳ１５において、計測制御部２１から保持信号ＨＵ
が出力され、上限レジスタ２５の上限速度は平均速度Ａ
ＶＲに更新される。一方、読み出したデータに誤りがあ
る場合には、ステップＳ１６において、計測制御部２１
から保持信号ＨＬが出力され、下限レジスタ２４の下限
速度が平均速度ＡＶＲに更新される。ステップＳ１５ま
たはＳ１６の後、ステップＳ１７へ進む。
【００５３】ステップＳ１７において、下限レジスタ２
４に保持された下限速度と上限レジスタ２５に保持され
た上限速度の速度差が所定の値以下であるか否かが判定
される。速度差が所定の値以下であればステップＳ１８
へ進み、所定の値を越えていればステップＳ１２へ戻っ
てステップＳ１２〜Ｓ１７の処理が繰り返される。
４に保持された下限速度と上限レジスタ２５に保持され
た上限速度の速度差が所定の値以下であるか否かが判定
される。速度差が所定の値以下であればステップＳ１８
へ進み、所定の値を越えていればステップＳ１２へ戻っ
てステップＳ１２〜Ｓ１７の処理が繰り返される。
【００５４】ステップＳ１８において、下限レジスタ２
４に保持された下限速度が、最適な書き込みのアクセス
速度とみなされ、応答信号ＲＥＳとして計測制御部２１
からＣＰＵ２へ出力される。
４に保持された下限速度が、最適な書き込みのアクセス
速度とみなされ、応答信号ＲＥＳとして計測制御部２１
からＣＰＵ２へ出力される。
【００５５】ＣＰＵ２では、計測制御部２１から与えら
れた応答信号ＲＥＳに基づいて、メモリ３に対する最適
な書き込みと読み出しの速度情報を生成し、アクセス制
御部１０内のレジスタに格納することができる。
れた応答信号ＲＥＳに基づいて、メモリ３に対する最適
な書き込みと読み出しの速度情報を生成し、アクセス制
御部１０内のレジスタに格納することができる。
【００５６】その後、ＣＰＵ２はモード信号ＭＯＤを通
常動作モードに変更する。これにより、メモリ制御回路
１の速度測定部２０が切り離され、アクセス制御部１０
がセレクタ３０を介してメモリ３に接続される。
常動作モードに変更する。これにより、メモリ制御回路
１の速度測定部２０が切り離され、アクセス制御部１０
がセレクタ３０を介してメモリ３に接続される。
【００５７】以上のように、この第１の実施形態のメモ
リ制御回路１は、ＣＰＵ２から速度測定モードが指定さ
れたときに、メモリ３に対して順次アクセス速度を変え
てデータの読み書きを行い、最適な読出速度と書込速度
を測定する速度測定部２０を有している。これにより、
ＣＰＵ２では、メモリ３の特性に合った最適な速度で読
み書きのアクセスを行うことができる。
リ制御回路１は、ＣＰＵ２から速度測定モードが指定さ
れたときに、メモリ３に対して順次アクセス速度を変え
てデータの読み書きを行い、最適な読出速度と書込速度
を測定する速度測定部２０を有している。これにより、
ＣＰＵ２では、メモリ３の特性に合った最適な速度で読
み書きのアクセスを行うことができる。
【００５８】更に、周囲の温度変化を検出して、速度測
定モード時の温度から一定値以上変化したときに、温度
変化信号ＤＥＴを出力する温度変化検出部４０を有して
いる。これにより、メモリ３の動作速度が周囲温度によ
って変化しても、動作速度を測定し直して速度情報を適
正な値に更新することができるという利点がある。
定モード時の温度から一定値以上変化したときに、温度
変化信号ＤＥＴを出力する温度変化検出部４０を有して
いる。これにより、メモリ３の動作速度が周囲温度によ
って変化しても、動作速度を測定し直して速度情報を適
正な値に更新することができるという利点がある。
【００５９】（第２の実施形態）図４は、本発明の第２
の実施形態を示す速度測定部２０Ａの構成図であり、図
１（ｂ）中の要素と共通の要素には共通の符号が付され
ている。この速度測定部２０Ａは、図１（ａ）中の速度
測定部２０に代えて設けられ、メモリ３の最適な読み出
しのアクセス速度を測定し、応答信号ＲＥＳとしてＣＰ
Ｕ１へ出力するものである。速度測定部２０Ａは、ＣＰ
Ｕ２側から開始信号ＳＴＡとクロック信号ＣＬＫが与え
られる計測制御部２１Ａを有している。
の実施形態を示す速度測定部２０Ａの構成図であり、図
１（ｂ）中の要素と共通の要素には共通の符号が付され
ている。この速度測定部２０Ａは、図１（ａ）中の速度
測定部２０に代えて設けられ、メモリ３の最適な読み出
しのアクセス速度を測定し、応答信号ＲＥＳとしてＣＰ
Ｕ１へ出力するものである。速度測定部２０Ａは、ＣＰ
Ｕ２側から開始信号ＳＴＡとクロック信号ＣＬＫが与え
られる計測制御部２１Ａを有している。
【００６０】計測制御部２１Ａは、セレクタ３０を介し
てメモリ３側に、アドレス信号ＡＤと制御信号ＣＳを出
力するようになっている。アドレス信号ＡＤは、セレク
タ３０の入力側のほか、データ生成部２２にも与えられ
るようになっている。データ生成部２２は、計測制御部
２１Ａから与えられるアドレス信号ＡＤに応じて、メモ
リ３に書き込むための書込データＷＤを生成するもので
ある。書込データＷＤは、セレクタ３０を介してメモリ
３側に与えられると共に、比較部２３の第１の入力側に
も与えられるようになっている。
てメモリ３側に、アドレス信号ＡＤと制御信号ＣＳを出
力するようになっている。アドレス信号ＡＤは、セレク
タ３０の入力側のほか、データ生成部２２にも与えられ
るようになっている。データ生成部２２は、計測制御部
２１Ａから与えられるアドレス信号ＡＤに応じて、メモ
リ３に書き込むための書込データＷＤを生成するもので
ある。書込データＷＤは、セレクタ３０を介してメモリ
３側に与えられると共に、比較部２３の第１の入力側に
も与えられるようになっている。
【００６１】比較部２３の第２の入力側には、セレクタ
３０を介してメモリ３の読出データＲＤが与えられるよ
うになっている。比較部２３は、データ生成部２２から
出力される書込データＷＤと、メモリ３から読み出され
た読出データＲＤを比較し、比較結果の判定信号ＣＰを
計測制御部２１Ａに出力するものである。
３０を介してメモリ３の読出データＲＤが与えられるよ
うになっている。比較部２３は、データ生成部２２から
出力される書込データＷＤと、メモリ３から読み出され
た読出データＲＤを比較し、比較結果の判定信号ＣＰを
計測制御部２１Ａに出力するものである。
【００６２】この速度測定部２０Ａには、カウンタ２７
が設けられている。カウンタ２７は、計測制御部２１Ａ
から与えられるイネーブル信号ＥＮによって、クロック
信号ＣＬＫをカウントし、そのカウント値を測定結果信
号ＲＥＳとしてＣＰＵ２へ出力するものである。
が設けられている。カウンタ２７は、計測制御部２１Ａ
から与えられるイネーブル信号ＥＮによって、クロック
信号ＣＬＫをカウントし、そのカウント値を測定結果信
号ＲＥＳとしてＣＰＵ２へ出力するものである。
【００６３】図５は、図４の動作を示す信号波形図であ
る。以下、この図５を参照しつつ、図４の動作を説明す
る。
る。以下、この図５を参照しつつ、図４の動作を説明す
る。
【００６４】まず、メモリ３の０番地と１番地に、異な
るデータが書き込まれる。即ち、計測制御部２１Ａから
０番地を指定するアドレス信号ＡＤが出力され、メモリ
３とデータ生成部２２に与えられる。これにより、デー
タ生成部２２で、例えばオール“０”の書込データＷＤ
が生成されメモリ３の０番地に書き込まれる。その後、
計測制御部２１Ａから１番地を指定するアドレス信号Ａ
Ｄが出力され、データ生成部２２でオール“１”のデー
タが生成されて、メモリ３の１番地に書き込まれる。メ
モリ３の０番地と１番地の書き込みは、確実に書き込み
ができる速度で行われる。また、カウント部２７は、図
示しないリセット信号によってリセットされる。
るデータが書き込まれる。即ち、計測制御部２１Ａから
０番地を指定するアドレス信号ＡＤが出力され、メモリ
３とデータ生成部２２に与えられる。これにより、デー
タ生成部２２で、例えばオール“０”の書込データＷＤ
が生成されメモリ３の０番地に書き込まれる。その後、
計測制御部２１Ａから１番地を指定するアドレス信号Ａ
Ｄが出力され、データ生成部２２でオール“１”のデー
タが生成されて、メモリ３の１番地に書き込まれる。メ
モリ３の０番地と１番地の書き込みは、確実に書き込み
ができる速度で行われる。また、カウント部２７は、図
示しないリセット信号によってリセットされる。
【００６５】次に、計測制御部２１Ａから０番地を指定
するアドレス信号ＡＤが出力される。そして、データ生
成部２２で生成されるデータと、メモリ３の０番地から
読み出される読出データＲＤが比較器２３で監視され
る。
するアドレス信号ＡＤが出力される。そして、データ生
成部２２で生成されるデータと、メモリ３の０番地から
読み出される読出データＲＤが比較器２３で監視され
る。
【００６６】時刻ｔ１において、メモリ３の０番地のデ
ータが正しく読み出せると、比較器２３から出力される
判定信号ＣＰが“一致”を示すレベル“Ｈ”となる。
ータが正しく読み出せると、比較器２３から出力される
判定信号ＣＰが“一致”を示すレベル“Ｈ”となる。
【００６７】その後、時刻ｔ２のクロック信号ＣＬＫの
立ち上がりで、計測制御部２１Ａは、アドレス信号ＡＤ
を１番地に変更すると共に、カウント部２７に対するイ
ネーブル信号ＥＮを“Ｈ”にする。これにより、カウン
ト部２７はクロック信号ＣＬＫに従って、０からカウン
トアップ動作を開始する。一方、データ生成部２２から
は、１番地に対応する書込データＷＤのオール“１”が
出力される。この時点では、メモリ３の読出データＲＤ
は、まだオール“１”にはなっていないので、比較器２
３の判定信号ＣＰは“不一致”を示すレベル“Ｌ”とな
る。
立ち上がりで、計測制御部２１Ａは、アドレス信号ＡＤ
を１番地に変更すると共に、カウント部２７に対するイ
ネーブル信号ＥＮを“Ｈ”にする。これにより、カウン
ト部２７はクロック信号ＣＬＫに従って、０からカウン
トアップ動作を開始する。一方、データ生成部２２から
は、１番地に対応する書込データＷＤのオール“１”が
出力される。この時点では、メモリ３の読出データＲＤ
は、まだオール“１”にはなっていないので、比較器２
３の判定信号ＣＰは“不一致”を示すレベル“Ｌ”とな
る。
【００６８】時刻ｔ３，ｔ４，…におけるクロック信号
ＣＬＫの立ち上がりで、カウント部２７のカウント値
は、順次、１，２，…とカウントアップされる。時刻ｔ
ｎにおいて、メモリ３から読み出された読出データＲＤ
がオール“１”になると、比較器２３の判定信号ＣＰは
“Ｈ”となる。計測制御部２１Ａは、信号ＣＰが“Ｈ”
になったことを検出して、カウント部２７に対するイネ
ーブル信号ＥＮを“Ｌ”にする。これにより、カウント
部２７の動作は停止し、そのカウント値が固定される。
そして、カウント部２７のカウント値が、メモリ３の最
小の読出遅延時間の測定結果の応答信号ＲＥＳとして出
力される。
ＣＬＫの立ち上がりで、カウント部２７のカウント値
は、順次、１，２，…とカウントアップされる。時刻ｔ
ｎにおいて、メモリ３から読み出された読出データＲＤ
がオール“１”になると、比較器２３の判定信号ＣＰは
“Ｈ”となる。計測制御部２１Ａは、信号ＣＰが“Ｈ”
になったことを検出して、カウント部２７に対するイネ
ーブル信号ＥＮを“Ｌ”にする。これにより、カウント
部２７の動作は停止し、そのカウント値が固定される。
そして、カウント部２７のカウント値が、メモリ３の最
小の読出遅延時間の測定結果の応答信号ＲＥＳとして出
力される。
【００６９】以上のように、この第２の実施形態の速度
測定部２０Ａは、アドレス信号ＡＤを指定した後、メモ
リ３から読み出される読出データＲＤが予め書き込んだ
データに等しくなるまでのクロック数をカウントするカ
ウント部２７を有している。これにより、簡単な構成
で、メモリ３の読出遅延時間を測定することができると
いう利点がある。
測定部２０Ａは、アドレス信号ＡＤを指定した後、メモ
リ３から読み出される読出データＲＤが予め書き込んだ
データに等しくなるまでのクロック数をカウントするカ
ウント部２７を有している。これにより、簡単な構成
で、メモリ３の読出遅延時間を測定することができると
いう利点がある。
【００７０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。（ａ） 図１（ｂ）の速
度測定部２０では、上限レジスタ２４、下限レジスタ２
５及び平均値算出部２６を用いて、最適速度を決定する
ように構成しているが、例えば、アクセス速度を順次上
昇または低下させて、正しく読み書きができる最適速度
を求めるようにしても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。（ａ） 図１（ｂ）の速
度測定部２０では、上限レジスタ２４、下限レジスタ２
５及び平均値算出部２６を用いて、最適速度を決定する
ように構成しているが、例えば、アクセス速度を順次上
昇または低下させて、正しく読み書きができる最適速度
を求めるようにしても良い。
【００７１】（ｂ） 図１（ａ）中の温度変化検出部４
０に代えて、電源電圧の変化を検出する電圧変化検出部
を設けても良い。また、最適速度の余裕を多少大きくと
ることにより、この温度変化検出部４０を省略すること
もできる。
０に代えて、電源電圧の変化を検出する電圧変化検出部
を設けても良い。また、最適速度の余裕を多少大きくと
ることにより、この温度変化検出部４０を省略すること
もできる。
【００７２】（ｃ） 図１（ａ）のメモリ制御回路１で
は、速度測定部２０の応答信号ＲＥＳをＣＰＵ１に出力
するように構成しているが、応答信号ＲＥＳに対応する
速度情報を、アクセス制御部１０内のレジスタに格納す
るような構成にしても良い。これにより、ＣＰＵ２の処
理を簡素化することができる。
は、速度測定部２０の応答信号ＲＥＳをＣＰＵ１に出力
するように構成しているが、応答信号ＲＥＳに対応する
速度情報を、アクセス制御部１０内のレジスタに格納す
るような構成にしても良い。これにより、ＣＰＵ２の処
理を簡素化することができる。
【００７３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリの正常な読み出し動作が可能な最適速
度を測定する速度測定部を有している。これにより、メ
モリの特性に合わせて最適なアクセス速度を設定するこ
とができる。
によれば、メモリの正常な読み出し動作が可能な最適速
度を測定する速度測定部を有している。これにより、メ
モリの特性に合わせて最適なアクセス速度を設定するこ
とができる。
【００７４】第２の発明によれば、メモリの正常な書き
込み動作が可能な最適速度を測定する速度測定部を有し
ている。これにより、第１の発明と同様の効果がある。
込み動作が可能な最適速度を測定する速度測定部を有し
ている。これにより、第１の発明と同様の効果がある。
【００７５】第３の発明によれば、速度測定部は、メモ
リに対するアドレス信号を出力するアドレス出力手段、
書込データを生成するデータ生成手段、及び生成された
書込データとメモリから読み出されたデータとを比較す
る比較手段を有している。これにより、ＣＰＵ側の動作
を必要とせずに最適なアクセス速度を測定することがで
きる。
リに対するアドレス信号を出力するアドレス出力手段、
書込データを生成するデータ生成手段、及び生成された
書込データとメモリから読み出されたデータとを比較す
る比較手段を有している。これにより、ＣＰＵ側の動作
を必要とせずに最適なアクセス速度を測定することがで
きる。
【００７６】第４の発明によれば、上限レジスタの上限
速度と、下限レジスタの下限速度の平均速度を算出する
平均値算出部を有すると共に、算出された平均速度でメ
モリに対する読み書きのテストを行い、そのテスト結果
に基づいて上限レジスタと下限レジスタの速度を更新す
る書き制御手段、比較手段及び速度更新手段を有してい
る。これにより、比較的短時間で最適速度を求めること
ができる。
速度と、下限レジスタの下限速度の平均速度を算出する
平均値算出部を有すると共に、算出された平均速度でメ
モリに対する読み書きのテストを行い、そのテスト結果
に基づいて上限レジスタと下限レジスタの速度を更新す
る書き制御手段、比較手段及び速度更新手段を有してい
る。これにより、比較的短時間で最適速度を求めること
ができる。
【００７７】第５の発明によれば、予め書き込んだデー
タが読み出されるまでの時間を測定し、読み出し動作の
最適速度を測定する速度測定部を有している。これによ
り、簡単な構成で最適速度を測定することができる。
タが読み出されるまでの時間を測定し、読み出し動作の
最適速度を測定する速度測定部を有している。これによ
り、簡単な構成で最適速度を測定することができる。
【００７８】第６の発明によれば、温度や電圧の環境状
態の変化を検知する変化検出手段を有している。これに
より、速度測定時から環境状態が変化したときに、速度
測定を行って最適速度を更新することができる。
態の変化を検知する変化検出手段を有している。これに
より、速度測定時から環境状態が変化したときに、速度
測定を行って最適速度を更新することができる。
【００７９】第７の発明によれば、上限レジスタの上限
速度と下限レジスタの下限速度の平均速度を算出し、こ
の平均速度でメモリに対する書き込みを行い、最適速度
を求めるようにしている。これにより、比較的短時間で
最適な書き込み速度を求めることができる。
速度と下限レジスタの下限速度の平均速度を算出し、こ
の平均速度でメモリに対する書き込みを行い、最適速度
を求めるようにしている。これにより、比較的短時間で
最適な書き込み速度を求めることができる。
【００８０】第８の発明によれば、上限レジスタの上限
速度と下限レジスタの下限速度の平均速度を算出し、こ
の平均速度でメモリに対する読み出しを行い、最適速度
を求めるようにしている。これにより、比較的短時間で
最適な読み出し速度を求めることができる。
速度と下限レジスタの下限速度の平均速度を算出し、こ
の平均速度でメモリに対する読み出しを行い、最適速度
を求めるようにしている。これにより、比較的短時間で
最適な読み出し速度を求めることができる。
【００８１】第９の発明によれば、予め書き込んだデー
タが読み出されるまでの時間を測定し、読み出し動作の
最適速度を測定するようにしている。これにより、簡単
な構成で最適速度を測定することができる。
タが読み出されるまでの時間を測定し、読み出し動作の
最適速度を測定するようにしている。これにより、簡単
な構成で最適速度を測定することができる。
【００８２】第１０の発明によれば、通常動作モードに
おいて温度や電圧の環境状態の変化を検出して、速度測
定時から環境状態が変化したときに変化検出信号を出力
するようにしている。これにより、再度速度測定を行っ
て最適速度を更新することができる。
おいて温度や電圧の環境状態の変化を検出して、速度測
定時から環境状態が変化したときに変化検出信号を出力
するようにしている。これにより、再度速度測定を行っ
て最適速度を更新することができる。
【図１】本発明の第１の実施形態を示すメモリ制御回路
の構成図である。
の構成図である。
【図２】従来のメモリ制御回路の構成図である。
【図３】図１の動作の一例を示すフローチャートであ
る。
る。
【図４】本発明の第２の実施形態を示す速度測定部２０
Ａの構成図である。
Ａの構成図である。
【図５】図４の動作を示す信号波形図である。
１ メモリ制御回路 ２ ＣＰＵ ３ メモリ １０ アクセス制御部 ２０，２０Ａ 速度測定部 ２１，２１Ａ 計測制御部 ２２ データ生成部 ２３ 比較部 ２４，２５ レジスタ ２６ 平均値算出部 ２７ カウント部 ３０ セレクタ ４０ 温度変化検出部
Claims (10)
- 【請求項１】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御回路において、 速度測定モードが指定されたときに、前記メモリの所定
の番地に予め定められたデータを書き込み、その後、異
なる速度で前記番地のデータを読み出して、正常な読み
出し動作が可能な最適速度を測定する速度測定部を設け
たことを特徴とするメモリ制御回路。 - 【請求項２】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御回路において、 速度測定モードが指定されたときに、前記メモリの所定
の番地に予め定められたデータを異なる速度で書き込
み、その後、前記番地のデータを読み出して、正常な書
き込み動作が可能な最適速度を測定する速度測定部を設
けたことを特徴とするメモリ制御回路。 - 【請求項３】 前記速度測定部は、前記所定の番地を指
定するアドレス信号を出力すると共に、前記異なる速度
で前記制御対象のメモリに対する読み書きを制御する読
み書き制御手段と、 前記アドレス信号に対応して予め定められたデータを生
成するデータ生成手段と、 前記データ生成手段で生成されたデータと前記制御対象
のメモリから読み出されたデータを比較し、正常な読み
出しまたは書き込み動作ができたか否かの判定信号を出
力する比較手段と、 前記判定信号に基づいて前記メモリで正常な読み出しま
たは書き込み動作が可能な最適速度の情報を出力する速
度出力手段とを、 備えたことを特徴とする請求項１または２記載のメモリ
制御回路。 - 【請求項４】 前記速度測定部は、 前記メモリに対するデータの読み書きの上限速度を保持
する上限レジスタと、 前記メモリに対するデータの読み書きの下限速度を保持
する下限レジスタと、 前記上限レジスタに保持された上限速度と前記下限レジ
スタに保持された下限速度の平均速度を算出する平均値
算出部と、 前記所定の番地を指定するアドレス信号を出力すると共
に、前記平均速度で前記制御対象のメモリに対する読み
書きを制御する読み書き制御手段と、 前記アドレス信号に対応して予め定められたデータを生
成するデータ生成手段と、 前記データ生成手段で生成されたデータと前記制御対象
のメモリから読み出されたデータを比較し、正常な読み
出しまたは書き込み動作ができたか否かの判定信号を出
力する比較手段と、 前記判定信号に基づいて前記上限レジスタの上限速度ま
たは下限レジスタの下限速度を更新する速度更新手段手
段と前記上限レジスタの上限速度と前記下限レジスタの
下限速度に基づいて前記メモリで正常な読み出しまたは
書き込み動作が可能な最適速度を判定してその情報を出
力する速度出力手段とを、 備えたことを特徴とする請求項１または２記載のメモリ
制御回路。 - 【請求項５】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御回路において、 速度測定モードが指定されたときに、前記メモリの所定
の番地に予め定められたデータを書き込み、その後、前
記番地をアクセスして該番地から読み出されるデータが
前記書き込んだデータに一致するまでの時間を測定し
て、正常な読み出し動作が可能な最適速度を測定する速
度測定部を設けたことを特徴とするメモリ制御回路。 - 【請求項６】 周囲温度または電源電圧の環境状態を検
知する状態検知手段と、 前記速度測定モード時に、前記状態検知手段で検知され
た環境状態を保持する状態保持手段と、 通常動作モード時に、前記状態検知手段で検知された環
境状態と前記状態保持手段に保持された環境状態を比較
して、その差が一定値を越えたときに速度測定を行うた
めの変化検出信号を出力する変化検出手段とを、 設けたことを特徴とする請求項１乃至５のいずれかに記
載のメモリ制御回路。 - 【請求項７】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御方法において、 速度測定モードが指定されたときに、前記メモリに対す
るデータの書き込みの上限速度及び下限速度をそれぞれ
上限レジスタ及び下限レジスタに設定する処理と、 前記上限速度と下限速度の平均速度を算出する処理と、 前記メモリの所定の番地に予め定められたデータを前記
平均速度で書き込んだ後、誤りなく確実に読み出しがで
きる速度で読み出す処理と、 前記メモリに書き込んだデータと該メモリから読み出さ
れたデータを比較して正常な書き込み動作ができたか否
かの判定する処理と、 前記判定結果に基づいて前記上限レジスタの上限速度ま
たは下限レジスタの下限速度を更新する処理と、 前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な書き込み動作が可能
な最適速度を判定してその情報を出力する処理とを、 順次行うことを特徴とするメモリ制御方法。 - 【請求項８】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御方法において、 速度測定モードが指定されたときに、前記メモリに対す
るデータの読み出しの上限速度及び下限速度をそれぞれ
上限レジスタ及び下限レジスタに設定する処理と、 前記上限速度と下限速度の平均速度を算出する処理と、 前記メモリの所定の番地に予め定められたデータを誤り
なく確実に書き込みができる速度で書き込んだ後、前記
平均速度で読み出す処理と、 前記メモリに書き込んだデータと該メモリから読み出さ
れたデータを比較して正常な読み出し動作ができたか否
かの判定する処理と、 前記判定結果に基づいて前記上限レジスタの上限速度ま
たは下限レジスタの下限速度を更新する処理と、 前記上限レジスタの上限速度と前記下限レジスタの下限
速度に基づいて前記メモリで正常な読み出し動作が可能
な最適速度を判定してその情報を出力する処理とを、 順次行うことを特徴とするメモリ制御方法。 - 【請求項９】 制御対象のメモリの速度に合わせて、中
央処理装置から該メモリに対する読み書きのアクセス速
度を制御するメモリ制御方法において、 前記メモリの所定の番地に予め定められたデータを誤り
なく確実に書き込みができる速度で書き込む処理と、 前記番地をアクセスして該番地から読み出されるデータ
が前記書き込んだデータに一致するまでの時間を測定す
る処理と、 前記測定された時間に基づいて前記メモリで正常な読み
出し動作が可能な最適速度を判定してその情報を出力す
る処理とを、 順次行うことを特徴とするメモリ制御方法。 - 【請求項１０】 前記最適速度を判定してその情報を出
力した時の周囲温度または電源電圧の環境状態を検出し
て記憶する処理と、 通常動作モード時に、周囲温度または電源電圧の環境状
態を検出して前記記憶された環境状態と比較し、その差
が一定値を越えたときに再び速度測定を行うための変化
検出信号を出力する処理とを行うことを特徴とする請求
項７，８または９記載のメモリ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172889A JP2002366421A (ja) | 2001-06-07 | 2001-06-07 | メモリ制御回路とメモリ制御方法 |
| US10/161,645 US6886120B2 (en) | 2001-06-07 | 2002-06-05 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172889A JP2002366421A (ja) | 2001-06-07 | 2001-06-07 | メモリ制御回路とメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002366421A true JP2002366421A (ja) | 2002-12-20 |
Family
ID=19014445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172889A Pending JP2002366421A (ja) | 2001-06-07 | 2001-06-07 | メモリ制御回路とメモリ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6886120B2 (ja) |
| JP (1) | JP2002366421A (ja) |
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| US8131915B1 (en) | 2008-04-11 | 2012-03-06 | Marvell Intentional Ltd. | Modifying or overwriting data stored in flash memory |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
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| US8213236B1 (en) | 2009-04-21 | 2012-07-03 | Marvell International Ltd. | Flash memory |
| US8756394B1 (en) | 2010-07-07 | 2014-06-17 | Marvell International Ltd. | Multi-dimension memory timing tuner |
| US8453000B2 (en) * | 2010-08-31 | 2013-05-28 | Infinidat Ltd. | Method and system for reducing power consumption in an emergency shut-down situation |
| KR102316441B1 (ko) * | 2015-04-14 | 2021-10-25 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 동작 방법 |
| KR102311916B1 (ko) * | 2015-08-17 | 2021-10-15 | 삼성전자주식회사 | 스토리지 장치 |
| EP3759582B1 (en) * | 2018-03-01 | 2024-05-01 | Micron Technology, Inc. | Performing operation on data blocks concurrently and based on performance rate of another operation on data blocks |
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-
2001
- 2001-06-07 JP JP2001172889A patent/JP2002366421A/ja active Pending
-
2002
- 2002-06-05 US US10/161,645 patent/US6886120B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6886120B2 (en) | 2005-04-26 |
| US20020188899A1 (en) | 2002-12-12 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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