JP2011060392A - 半導体記憶装置の試験方法 - Google Patents

Abstract

【課題】 電圧を細かく制御させることなく、かつ測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。
【解決手段】 測定対象メモリセルの保持データをリセットし、測定対象のメモリセルアレイに対して、読出し／書込みの動作時間を調整しながら読出し／書込み動作を行い、メモリセルの出力データと出力期待値を比較し、一致する回数をカウントし、カウント結果を遅延マージンとして出力する。カウント結果のメモリセルアレイ分布を統計処理し、分布のシステマティック成分を除去し、個々のメモリセルの遅延マージンを検出する。
【選択図】 図１

Description

本発明は、半導体記憶装置の試験方法に関する。特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルに対し、遅延マージンの測定により微小欠陥を検出する技術に関する。

スタティックランダムアクセスメモリ（ＳＲＡＭ）の製造工程において、製造欠陥の検出として各種の試験が様々な段階で行われている。一般的な例としては、任意の“０”または“１”のテストパタンをＳＲＡＭに書込み、書込んだ値が正しく読出せるかどうかを試験する手法が用いられている。しかしながら、近年、プロセスの微細化により故障の原因が複雑化し、従来のテストパタンに基づいたテスト手法では潜在的な故障を検出することが困難になってきている。そこで、電圧値、電流値、遅延マージンのような物理量を測定し、セル単体の良・不良を判定する方法の必要性が増している。

例えば、非特許文献１には、ＳＲＡＭメモリセル内に流れる電流を直接測定する技術が開示されている。この技術では、ＳＲＡＭメモリセルにおいてワード線端子、２本のビット線の端子、ビット線プリチャージ電圧端子、ＳＲＡＭメモリセル電源端子を外部からパッドを介して接続可能とする。この各端子に外部から様々な電圧を印加することによりＳＲＡＭメモリセル内の各ＭＯＳトランジスタの電流特性を直接測定する。電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ以外にオーバードライブ電圧（電源電圧Ｖｄｄよりも高い電圧）ＶＨを用意し、ＳＲＡＭメモリセルの回路構造を維持したまま、各端子への供給電圧を最適化する。例えば、測定対象のＭＯＳトランジスタが駆動ＭＯＳトランジスタの場合、ワード線の電圧をＶＨに設定することで転送ＭＯＳトランジスタでのドレイン・ソース間抵抗値を極端に低下させ、転送ＭＯＳトランジスタでの電圧降下を抑制する。これにより、電源線及び一方のビット線が駆動ＭＯＳトランジスタのドレイン電圧、もう一方のビット線が駆動ＭＯＳトランジスタのゲート電圧の役割をそれぞれ担うことになるため、ＭＯＳトランジスタの電流特性（例えば、ドレイン電流―ゲート・ソース間電圧の特性）の測定が可能となる。

また、特許文献１には、擾乱が含まれる入力信号を被測定回路に繰り返し入力した際に、正常な出力信号が出力された回数をカウントすることにより、被測定回路の擾乱耐性量を測定する技術が開示されている。これにより、低速なテスタで被測定回路の動作を停止させることなく被測定回路の擾乱耐性量を測定可能である。例えば、擾乱が遅延の場合、被測定回路の信号遅延に対する余裕度（以下、遅延マージン）の測定を行うこととなる。

ＷＯ２００９／０６６７６４

X. Deng, W. Kit Loh, B. Pious, T. W. Houston, L. Liu, B. Khan, D. Corum, J. Raval, J. Gertas, F. Rousey, J. Steck, C. Suwannakinthorn, and R. McKee, "Characterization of bit transistors in a functional SRAM," IEEE/JSAP 2008 Symposium on VLSI Circuits Digest of Technical Papers, pp.44-45, June 2008.

しかしながら、上述した各先行技術文献に記載の技術を用いて半導体記憶装置の試験を行う際には、以下に述べるようにいくつかの課題が残されている。

非特許文献１で開示されたＳＲＡＭメモリセルの電流測定方法では、１個のＭＯＳトランジスタの測定のために電源電圧及び接地電圧とは別のオーバードライブ電圧ＶＨが必要となる。さらに、ＳＲＡＭメモリセルに供給する電圧を細かく変化させなければならないために評価時間が増大したりして、評価のためのコストが増大するといった課題が存在する。

また、特許文献１で開示された擾乱耐性量の測定方法では、ＳＲＡＭメモリセルの擾乱耐性量を測定できない場合が存在する。例えば、ＳＲＡＭメモリセルへの“０”の書込み動作時に擾乱を与えて耐性量を測定する場合を考える。擾乱耐性量の測定前にＳＲＡＭメモリセルの保持データをあらかじめ“１”にリセットしないと、ＳＲＡＭメモリセルに“０”が保持されている可能性がある。このとき、ＳＲＡＭに擾乱を与えながら“０”を書込んでも、当該ＳＲＡＭメモリセルには“０”が保持されたままとなるため、“０”の読出し動作時に常に“０”が読出される。したがって、擾乱を与えた“０”書込み動作が常にＰａｓｓと判定され、“０”書込み動作における擾乱耐性量が取得できなくなる。上記の現象を防止するために、擾乱耐性量の測定のための一連のクロックサイクルの中に、ＳＲＡＭメモリセルの保持データのリセット動作を組み入れる方法が考えられる。

さらに、ＳＲＡＭメモリセルに対する擾乱耐性量を測定する方法のみでは、ＳＲＡＭメモリセルの特性を外部から把握するのは困難である。その理由を説明する。ＳＲＡＭメモリセルへの読出し動作及び書込み動作は、ＳＲＡＭメモリセルの周辺回路（読出し回路、書込み回路、アドレスデコーダなど）と、ワード線及びビット線を通して行われるため、周辺回路とワード線及びビット線の特性の影響を受ける。例えば、読出し動作では読出し回路（センスアンプ）を通してデータが出力されるため、ＳＲＡＭメモリセルの読出し動作における擾乱耐性量は、読出し回路の影響を受ける。読出し回路はＳＲＡＭメモリセルアレイの列ごとに付随するため、読出し回路の特性はＳＲＡＭメモリセルアレイでの擾乱耐性量分布における列方向のシステマティック成分として現れる。同様に、書込み回路及びビット線の特性も列方向のシステマティック成分として現れる。一方、アドレスデコーダ及びワード線はＳＲＡＭメモリセルアレイの行ごとに付随するため、アドレスデコーダ及びワード線の特性は擾乱耐性量分布における行方向のシステマティック成分として現れる。それゆえ、ＳＲＡＭメモリセル起因による擾乱耐性量が周辺回路の影響を受けて埋もれてしまう虞がある。

本発明は、上記問題点に鑑み、電圧を細かく制御させることなしに、また、測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。

本発明の１つの観点によれば、テスト装置を制御するための中央処理部やテストプログラム部を備えた制御部と、前記複数のメモリセルを試験する試験部と、前記複数のメモリセルの個々のメモリセルに対するパス回数をカウントしたパスカウント値を記憶するデータ記憶部から構成されたテスト装置を用いて、前記試験部が試験対象のメモリセルの保持データをリセットする第１のステップと、前記制御部が前記試験対象のメモリセルに対する読出し動作時間を変更する第２のステップと、前記第２のステップで変更された読出し動作時間により、前記試験部が前記試験対象のメモリセルに対して読出し動作を行う第３のステップと、前記試験部が、前記第３のステップで得られる出力データと出力期待値を比較し、一致した場合には、パス信号を前記データ記憶部に送り、前記データ記憶部が、前記パス信号を受けて前記パスカウント値を、１つカウントアップする第４のステップと、指定された複数の読出し動作時間に応じて前記第２から第４のステップを繰り返し、各々の繰り返しにおいて前記試験対象のメモリセルに対する出力データと出力期待値が一致した場合には、前記パスカウント値をさらにカウントアップし、前記データ記憶部が、前記試験対象のメモリセルに対するパスカウント値を出力する第５のステップと、から構成されている半導体記憶装置の試験方法が得られる。

本発明の他の観点によれば、テスト装置を制御するための中央処理部やテストプログラム部を備えた制御部と、前記複数のメモリセルを試験する試験部と、前記複数のメモリセルの個々のメモリセルに対するパス回数をカウントしたパスカウント値を記憶するデータ記憶部から構成されたテスト装置を用いて、前記試験部が試験対象のメモリセルの保持データをリセットする第１のステップと、前記制御部が前記試験対象のメモリセルに対する書込み動作時間を変更する第２のステップと、前記第２のステップで変更された書込み動作時間により、前記試験部が前記第１のステップと異なるデータにより前記試験対象メモリセルに対して書込み動作を行う第３のステップと、前記試験部が前記試験対象のメモリセルに対して読出し動作を行う第４のステップと、前記試験部が、前記第４のステップで得られる出力データと出力期待値を比較し、一致した場合には、パス信号を前記データ記憶部に送り、前記データ記憶部が、前記パス信号を受けて前記パスカウント値を、１つカウントアップする第５のステップと、指定された複数の書込み動作時間に応じて前記第２から第５のステップを繰り返し、各々の繰り返しにおいて前記試験対象のメモリセルに対する出力データと出力期待値が一致した場合には、それぞれ前記パスカウント値をさらにカウントアップし、前記データ記憶部が、前記試験対象のメモリセルに対するパスカウント値を出力する第６のステップと、から構成されている半導体記憶装置の試験方法が得られる。

本発明では、あらかじめＳＲＡＭメモリセルの保持データのリセットを行い、ＳＲＡＭメモリセルの読出し又は書込み動作時間を調整しながら、ＳＲＡＭメモリセルの読出しまたは書込み動作を行う。当該読出しまたは書込み動作がＰａｓｓする回数をカウントし、Ｐａｓｓ回数のカウント結果を遅延マージンとして出力する。ここで、ＳＲＡＭメモリセルの読出し又は書込み動作時間は、測定対象のＳＲＡＭ内の制御信号の遅延によって制御される。さらに、ＳＲＡＭメモリセルごとに得られた遅延マージンの分布に対して統計処理を行い、周辺回路の影響を除去したＳＲＡＭメモリセルごとの遅延マージンが得られる。

このように、ＳＲＡＭメモリセルの読出し又は書込み動作における遅延マージンを、周辺回路の影響を除去して測定することが可能となり、電圧を細かく制御することなしにＳＲＡＭメモリセルの微小欠陥を検出できる。

本発明の第１の実施形態におけるフローチャート図である。 本発明の第１の実施形態における測定結果、統計処理データを説明するブロック図である。 本発明の第２の実施形態におけるフローチャート図である。 本発明の実施例１及び実施例２における試験対象のＳＲＡＭマクロのブロック図である。 本発明の実施例１による試験対象のＳＲＡＭマクロの“０”読出し遅延マージンの測定結果、統計処理結果の例を示す図である。 本発明の実施例２による試験対象のＳＲＡＭマクロの“０”書込み遅延マージンの測定結果、処理結果の例を示す図である。

本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施の形態では、本発明で試験対象（以下、測定対象とも記載する）となる半導体記憶装置がＳＲＡＭである場合を例に挙げて説明するが、本発明はこれに限定されず、メモリセルを備える半導体記憶装置であればよい。

また、本発明の試験方法は、テスト装置を用いて実施されるものである。テスト装置は、特に限定されるものではなく、一般的なテスト装置が使用でき、例えば制御部と、試験部と、データ記憶部から構成される。制御部は、テスト装置を制御するための中央処理部、テストパターンを含むテスト手順を指定するテストプログラム部を備え、中央処理部はテストプログラムを読出し、判読し、試験部及びデータ記憶部に指示し、制御する。試験部は、ドライバーや判定回路を備え、試験対象のメモリセルに電源及び信号パターンを供給し、出力期待値と比較し、合否を判定する。データ記憶部は、試験結果データを記憶するもので、例えばビットマップとして、メモリセルの列番号／行番号による配置位置ごとにパスカウント値を記憶できる。さらに、端末装置として、キーボード等入力装置、出力表示装置、印刷装置を備えている。

（第１の実施の形態）
第１の実施の形態について、図１、２を参照して詳細に説明する。図１には第１の実施の形態における動作のフローチャート図を示す。図２には、その測定結果、処理データを説明するブロック図を示す。

図１は本発明の第１の実施の形態におけるフローチャートである。本フローチャートは、ＳＲＡＭメモリセルの“０”読出し動作における遅延マージンを測定する。以下、フローチャートに従って、その動作を詳細に説明する。

（ステップ１）制御部は、データ記憶部のパスカウント回数の値（パスカウント値）を“０”にリセットする。遅延マージン測定対象のＳＲＡＭメモリセルアレイ内のメモリセルの全てに対し、それぞれのメモリセルの遅延マージンを示すＰａｓｓ／Ｆａｉｌカウント回数の値（パスカウント値）をリセットする。ここで、複数のメモリセルが、同一のワード線及びビット線を共有し、マトリクス状（行方向及び列方向）に連続して配置されたセルアレイ領域をメモリセルアレイと呼ぶ。測定対象のメモリセルの数は、特に限定されることはなく、単一のメモリセルも可能である。しかし、測定効率から考えて複数のメモリセルからなるメモリセルアレイが好ましい。

（ステップ２）試験部は、遅延マージン測定対象のＳＲＡＭメモリセルアレイ内のメモリセルに対して“０”書込み動作を行い、ＳＲＡＭメモリセルの保持データを“０”にリセットする。

（ステップ３）制御部がテストプログラムを読み出し、試験部にＳＲＡＭメモリセルの読出し動作における動作時間を設定する。この読出し動作時間の設定としては、特に限定されるものでないが、本発明では、制御信号のパルス幅等の読出し動作時間で設定するものとする。

（ステップ４）試験部は、ステップ２で“０”書込みを行ったＳＲＡＭメモリセルアレイ内のメモリセルに対して、ステップ３で設定された読出し動作時間により“０”読出し動作を行う。

（ステップ５）試験部は、出力期待値とステップ４での出力データを比較し、一致した場合にパス信号をデータ記憶部に送る。データ記憶部は、Ｐａｓｓ／Ｆａｉｌカウントとして、パスの場合にはパスカウント値を１つカウントアップし、その値を増大させる。

（ステップ６）データ記憶部は、測定対象のメモリセルアレイのそれぞれのメモリセルに対し、試験した読出し動作時間のなかでパスした回数の値（パスカウント値）を遅延マージンとして、保持するとともに、端末装置等に出力する。

（ステップ７）データ記憶部は、保持されている全測定対象ＳＲＡＭメモリセルの遅延マージンのデータを制御部に送る。制御部は送られた遅延マージンのデータに対して統計処理を行う。この遅延マージンの統計処理については、後述する。

ここで、ステップ５でＰａｓｓ／Ｆａｉｌカウントした後で、さらに試験すべき読出し動作時間の有無を確認する。有の場合は、ステップ３からステップ５の一連の動作が、読出し動作時間のある回数分だけ繰り返される。これにより、測定対象のＳＲＡＭメモリセルに対して読出し動作時間（タイミング）が何回も調整され、Ｐａｓｓ／Ｆａｉｌカウントされる。試験すべき読出し動作時間を全て試験し、試験すべき読出し動作時間がなくなった場合に、次のステップ６に進む。

ステップ６で、特定の測定対象のメモリセルの遅延マージンを出力すると、さらに試験すべき測定対象のメモリセルの有無を確認する。有の場合は、ステップ１からステップ６の一連の動作が、測定対象のＳＲＡＭメモリセルのある分だけ繰り返される。これにより、測定対象の全ＳＲＡＭメモリセルに対して“０”読出し動作の遅延マージンが得られる。測定対象のＳＲＡＭメモリセルの全てが測定され、測定未了の測定対象のＳＲＡＭメモリセルがなくなった場合に、次のステップ７に進む。

このように、測定対象の１つのＳＲＡＭメモリセルに対し、ステップ３からステップ５の一連の動作を読出し動作時間の数分だけ繰り返すことで、“０”読出し動作の遅延マージンが得られる。さらにステップ１からステップ６の一連の動作を、測定対象のＳＲＡＭメモリセルアレイ内のメモリセルの個数分だけ繰り返すことで、測定対象のＳＲＡＭメモリセルアレイ内の全ＳＲＡＭメモリセルに対して“０”読出し動作の遅延マージンが得られる。この得られた試験結果をステップ７で、統計処理し、システマティック成分を求め、個々のメモリセルにおける欠陥を検出できることになる。

また、図１のフローチャートの他にも、いろんなフローが可能である。例えば、ステップ２の“０”書込み動作は、ステップ１の前に存在してもよい。この場合、ステップ１からステップ６の一連の動作とは独立に、測定対象ＳＲＡＭメモリセルアレイ内の全ＳＲＡＭメモリセルの個数分、すなわち全ての測定対象ＳＲＡＭメモリセルに対し、一度にステップ２の“０”書込み動作が行われる。また、ステップ２の“０”書込み動作は、ステップ３の後に存在してもよい。この場合、調整された読出し動作時間ごとにステップ２が実行される。

本実施の形態は“０”読出し動作の場合であるが、“１”読出し動作の場合でも同様の基本フローとして実施可能である。この場合、ステップ２は“１”書込み動作（“１”リセット）に変更となり、ステップ４は“１”読出し動作に変更すればよい。

また、本実施の形態は、測定対象の全ＳＲＡＭメモリセルに対しての遅延マージンの測定が“０”読出し動作の場合に限定されているが、本発明はこれに限定されない。すなわち、“０”読出し動作及び“１”読出し動作各々の遅延マージンの測定が、測定対象の各ＳＲＡＭメモリセルで別々になっていてもよい。例えば、ＳＲＡＭメモリセルへのデータのリセットの仕方がチェッカーパタンの場合、隣同士のＳＲＡＭメモリセルの保持データが互いに異なっている。その場合、隣同士のＳＲＡＭメモリセルに対して連続して遅延マージンを測定するときに、“０”読出し動作の遅延マージン測定と“１”読出し動作の遅延マージン測定が混在することとなる。なお、“０”読出し動作の遅延マージン測定の場合、ステップ２は“０”書込み動作（“０”リセット）、ステップ４は“０”読出し動作にそれぞれ設定される。“１”読出し動作の遅延マージン測定の場合、ステップ２は“１”書込み動作（“１”リセット）、ステップ４は“１”読出し動作にそれぞれ設定される。

次に、本実施の形態のステップ７における遅延マージンの統計処理によるシステマティック成分の除去に関して、図２を参照しながら一例を述べる。なお、遅延マージンの統計処理方法に関しては、図２に示した方法に限らない。すなわち、遅延マージン分布のシステマティック成分を抽出する方法ならば他の方法であってもよい。また、この統計処理は、データ記憶部のデータを用いて、計算プログラムを用いてテスタ装置の制御部で行うこととする。しかし特に限定されることなく、データ記憶部のデータを、外部の処理装置（例えばパソコン）等に転送した後、外部の処理装置で計算プログラムを用いて統計処理することもできる。

ＳＲＡＭメモリセル起因の遅延マージンは遅延マージンのＳＲＡＭメモリセルアレイ分布（以下、遅延マージン分布）におけるランダム成分として現れる。一方、ＳＲＡＭメモリセルアレイの周辺回路（アドレスデコーダ、読出し回路、書込み回路）及びワード線、ビット線の特性は遅延マージン分布におけるシステマティック成分（行方向または列方向）として現れる。そこで、統計処理して、遅延マージン分布のシステマティック成分を抽出し、システマティック成分をキャンセルするように遅延マージン分布にフィードバックする。システマティック成分をキャンセルすることで、ＳＲＡＭメモリセル起因の遅延マージンが得られる。

以下、図２を参照しながら具体的な統計処理方法を説明する。なお、ＳＲＡＭメモリセルアレイの行方向を変数ｙ、列方向を変数ｘとそれぞれ定義し、遅延マージン分布を関数ＤＭ（ｘ、ｙ）で定義する。また、ＳＲＡＭメモリセルアレイを構成するメモリセルの行数をＭ、列数をＮ（Ｍ，Ｎは自然数）とする。図２には、（ａ）遅延マージン関数ＤＭ（ｘ、ｙ）、（ｂ）Ｙ平均遅延マージン関数ＤＭ＿ＡＹ（ｙ）、（ｃ）Ｘ平均遅延マージン関数ＤＭ＿ＡＸ（ｘ）、（ｄ）規格化遅延マージン関数ＮＤＭ（ｘ、ｙ）をそれぞれ示す。

ここでの統計処理で処理するメモリセルのユニットは、特に限定されないが、ステップ１で、指定する遅延マージン測定対象の複数のＳＲＡＭメモリセル単位とする。勿論、ステップ１で、指定された遅延マージン測定対象の複数のＳＲＡＭメモリセルを複数纏めて処理することも、逆に分割して処理することもできる。

ここで、１つの測定、及び統計処理するユニットについて考察する。本発明は、測定結果の遅延マージンから、システマティック成分を除去し、個々のメモリセルの遅延マージンから欠陥の有無を検出する。行方向または列方向のシステマティック成分が抽出しやすい複数のＳＲＡＭメモリセルとは、例えば、ワード線、ビット線を共有しているメモリセル同士である。分散されて配置され、例えば、異なるセンスアンプに接続されたビット線に接続されたメモリセル同士を纏めて処理した場合には、システマティック成分が抽出できない虞がある。異なるセンスアンプに接続されたビット線は、２つのシステマティック成分を有することから、本来のシステマティック成分が抽出できないことになる。この場合には、統計処理した結果を検討したうえで、測定結果を分割して統計処理するかどうかを決める必要がある。従って複数のＳＲＡＭメモリセルのユニットとして、システマティック成分が抽出しやすい複数のメモリセル単位が最適である。同じユニットを用いて測定及び統計処理することが、テストプログラムや、統計処理プログラムの作成のうえから好ましいものである。

（１） 遅延マージンＤＭ（ｘ、ｙ）に対し、ｘ方向及びｙ方向に平均をとり、遅延マージン分布のシステマティック成分を求める。式で表すと以下のようになる。
ｘ平均遅延マージン：ＤＭ＿ＡＸ（ｘ）＝Σ（ｙ）ＤＭ（ｘ、ｙ）／Ｍ
ｙ平均遅延マージン：ＤＭ＿ＡＹ（ｙ）＝Σ（ｘ）ＤＭ（ｘ、ｙ）／Ｎ
なお、Σ（ｘ）はｘについての総和、Σ（ｙ）はｙについての総和をとることをそれぞれ意味する。

（２） 遅延マージンＤＭ（ｘ、ｙ）のＳＲＡＭメモリセルアレイ全体の平均（全平均）をとる。全平均の算出の仕方の例として、式で表すと以下のようになる。なお、以下のいずれの式においても同一の平均値が得られる。
遅延マージン全平均：ＤＭ＿Ａｖｅ＝Σ（ｘ、ｙ）ＤＭ（ｘ、ｙ）／（Ｍ×Ｎ）
遅延マージン全平均：ＤＭ＿Ａｖｅ＝Σ（ｘ）ＤＭ＿ＡＸ（ｘ）／Ｎ
遅延マージン全平均：ＤＭ＿Ａｖｅ＝Σ（ｙ）ＤＭ＿ＡＹ（ｙ）／Ｍ

（３） （１）と（２）で得られた平均値に対して差分をとることにより、遅延マージン分布のシステマティック成分をキャンセルするために遅延マージン分布にフィードバックする成分を求める。式で表すと以下のようになる。
ｘ平均差分遅延マージン：ＤＤＭ＿ＡＸ（ｘ）＝ＤＭ＿ＡＸ（ｘ）−ＤＭ＿Ａｖｅ
ｙ平均差分遅延マージン：ＤＤＭ＿ＡＹ（ｙ）＝ＤＭ＿ＡＹ（ｙ）−ＤＭ＿Ａｖｅ

（４） （３）で得られた平均値の差分だけ遅延マージンＤＭ（ｘ、ｙ）から減算し（規格化遅延マージン）、遅延マージン分布のシステマティック成分をキャンセルする。式で表すと以下のようになる。
規格化遅延マージン：ＮＤＭ（ｘ、ｙ）＝ＤＭ（ｘ、ｙ）
−ＤＤＭ＿ＡＸ（ｘ）−ＤＤＭ＿ＡＹ（ｙ）

本実施の形態では、測定対象の１つのＳＲＡＭメモリセルに対し、読出し動作時間を変更し、“０”読出し動作の遅延マージンを測定する。さらに他の測定対象のＳＲＡＭメモリセルに対しても測定し、全ＳＲＡＭメモリセルに対して“０”読出し動作の遅延マージンを測定する。これらの得られた遅延マージンを統計処理し、システマティック成分を求め、個々のメモリセルにおける遅延マージンを得る。この個々のメモリセルにおける遅延マージンにより、個々のメモリセルの欠陥の有無を判定することができる。

（第２の実施の形態）
＜フローチャート＞
本発明の第２の実施の形態を、図３を参照して説明する。図３には、第２の実施の形態のフローチャートを示す。本フローチャートは、ＳＲＡＭメモリセルアレイの“０”書込み動作における遅延マージンを測定する。以下、フローチャートに従って、その動作を詳細に説明する。

（ステップ１）制御部は、データ記憶部のパスカウント回数の値（パスカウント値）を“０”にリセットする。遅延マージン測定対象のＳＲＡＭメモリセルアレイ内のメモリセルの全てに対し、それぞれのメモリセルの遅延マージンを示すＰａｓｓ／Ｆａｉｌカウント回数の値（パスカウント値）をリセットする。ここで、複数のメモリセルが、同一のワード線及びビット線を共有し、マトリクス状（行方向及び列方向）に連続して配置されたセルアレイ領域をメモリセルアレイと呼ぶ。

（ステップ２）試験部は、遅延マージン測定対象のＳＲＡＭメモリセルアレイ内のメモリセルに対して、“１”書込み動作を行い、ＳＲＡＭメモリセルの保持データを“１”にリセットする。

（ステップ３）制御部が、テストプログラムを読み出し、試験部にＳＲＡＭメモリセルの書込み動作における書込み動作時間を設定する。この書込み動作時間の設定としては、制御信号のパルス幅等の書込みタイミングで設定するものとする。

（ステップ４）試験部は、ステップ２で“０”書込みを行ったＳＲＡＭメモリセルアレイ内のメモリセルに対して、ステップ３で設定された書込み動作時間により“０”書込み動作を行う。

（ステップ５）試験部は、ステップ２で“０”書込みを行ったＳＲＡＭメモリセルアレイ内のメモリセルに対して、“０”読出し動作を行う。

（ステップ６）試験部は、出力期待値とステップ４での出力データを比較し、一致した場合にパス信号をデータ記憶部に送る。データ記憶部は、Ｐａｓｓ／Ｆａｉｌカウントとして、パスの場合にはパスカウント値を１つカウントアップし、その値を増大させる。

（ステップ７）データ記憶部は、測定対象のメモリセルアレイのそれぞれのメモリセルに対し、試験した書込み動作時間のなかでパスした回数の値（パスカウント値）を遅延マージンとして、保持するとともに、端末装置等に出力する。

（ステップ８）データ記憶部は、保持されている測定対象ＳＲＡＭメモリセルの遅延マージンのデータを制御部に送る。制御部は送られた遅延マージンのデータに対して統計処理を行う。この遅延マージンの統計処理については、第１の実施の形態と同じである。

ここでは、書込み動作においても同様に、ステップ６でＰａｓｓ／Ｆａｉｌカウントした後で、さらに試験すべき書込み動作時間の有無を確認する。有の場合は、ステップ３からステップ６の一連の動作が、書込み動作時間のある回数分だけ繰り返される。これにより、測定対象のＳＲＡＭメモリセルアレイに対して書込み動作時間（タイミング）が何回も調整され、Ｐａｓｓ／Ｆａｉｌカウントされる。試験すべき書込み動作時間を全て試験し、試験すべき書込み動作時間がなくなった場合に、次のステップ７に進む。

また、ステップ７で、特定の測定対象のメモリセルの遅延マージンを出力すると、さらに試験すべき測定対象のメモリセルの有無を確認する。有の場合は、ステップ１からステップ７の一連の動作が、測定対象のＳＲＡＭメモリセルのある分だけ繰り返される。これにより、測定対象のＳＲＡＭメモリセルアレイ内の全ＳＲＡＭメモリセルに対して“０”書込み動作の遅延マージンが得られる。測定対象のＳＲＡＭメモリセルの全てが測定され、測定未了の測定対象のＳＲＡＭメモリセルがなくなった場合に、次のステップ８に進む。

また、図３のフローチャートの他にも、いろんなフローが可能である。例えば、また、ステップ２の“１”書込み動作は、ステップ３の後に存在してもよい。この場合、調整された書込み動作時間ごとにステップ２が実行される。

本実施の形態は“０”書込み動作の場合であるが、“１”書込み動作の場合でも同様である。この場合、ステップ２は“０”書込み動作（“０”リセット）に変更となり、ステップ４は“１”書込み動作に変更となり、ステップ５は“１”読出し動作に変更となる。

また、第１の実施の形態と同様に、本実施の形態は測定対象全ＳＲＡＭメモリセルに対する遅延マージンの測定が“０”書込み動作の場合のみに限定されることはない。すなわち、“０”書込み動作及び“１”書込み動作各々の遅延マージンの測定が測定対象各ＳＲＡＭメモリセルで別々になっていてもよい。なお、“０”書込み動作の遅延マージン測定の場合、ステップ２は“１”書込み動作（“１”リセット）、ステップ４は“０”書込み動作、ステップ５は“０”読出し動作にそれぞれ設定される。一方“１”書込み動作の遅延マージン測定の場合、ステップ２は“０”書込み動作（“０”リセット）、ステップ４は“１”書込み動作、ステップ５は“１”読出し動作にそれぞれ設定される。

本実施の形態においては、測定対象の１つのＳＲＡＭメモリセルに対し、書込み動作時間を変更し、多くの書込みタイミングで測定し、“０”書込み動作の遅延マージンを測定する。さらに他の測定対象のＳＲＡＭメモリセルに対しても測定し、全ＳＲＡＭメモリセルに対して“０”書込み動作の遅延マージンを測定する。この得られた遅延マージンを統計処理し、システマティック成分を求め、個々のメモリセルにおける遅延マージンを得る。本実施の形態においても第１の実施の形態とおなじく、個々のメモリセルにおける遅延マージンにより、個々のメモリセルの欠陥の有無を検出することができる。

（実施例１）
以下に、第１の実施の形態に対する実施例１を示す。図４には、試験対象のＳＲＡＭマクロの回路ブロック図を示す。図５には、試験対象のＳＲＡＭマクロの“０”読出し遅延マージンの測定結果と、処理結果の例を示す。

図４に示すＳＲＡＭマクロ１０は、メモリセルアレイ１１と、アドレスデコーダ１２と、ビット線ＢＬプリチャージ回路１３と、書込み回路１４と、読出し回路１５と、タイミング制御回路１６から構成されている。タイミング制御回路１６には外部からタイミング指示信号が入力され、ＳＲＡＭマクロ１０内の各制御信号をＳＲＡＭマクロの外部から制御可能となっている。なお、図４のＳＲＡＭマクロは２Ｍビットの容量（２０４８行×１０２４列）を備え、９０ｎｍＣＭＯＳプロセス技術を用いて製造されている。試験対象のＳＲＡＭマクロに対して、以下のステップにより“０”読出し動作の遅延マージンの測定を行う。

（ステップ１）制御部は、データ記憶部のＰａｓｓ／Ｆａｉｌカウント値（遅延マージン測定対象各ＳＲＡＭメモリセルの遅延マージン）をリセットする。

（ステップ２）試験部は、測定対象のＳＲＡＭメモリセルに対して、対応するアドレスを設定し、データ入力を“０”に設定し、書込み動作を行い、ＳＲＡＭメモリセルの保持データを“０”にリセットする。

（ステップ３）制御部が、テストプログラムを読み出し、試験部にＳＲＡＭメモリセルの読出し動作における読出し動作時間を設定する。なお、読出し動作時間の設定はタイミング制御回路１６の入力信号であるタイミング指示信号により行われ、タイミング指示信号によりＳＲＡＭマクロ１０の読出しイネーブル信号ＳＥの立ち上がりタイミングが制御される。

（ステップ４）試験部は、ステップ２で“０”書込みを行ったＳＲＡＭメモリセルに対して、対応するアドレスを設定し、ステップ３で設定された読出しタイミングにより“０”読出し動作を行う。

（ステップ５）試験部は、出力期待値とステップ４で得られたＳＲＡＭマクロ１０の出力データを比較し、一致した場合（Ｐａｓｓ）に、データ記憶部はＰａｓｓ／Ｆａｉｌカウント値を１増大させる。

（ステップ６）データ記憶部は、Ｐａｓｓ／Ｆａｉｌのパスカウント回数結果（遅延マージン）の値を出力する。

（ステップ７）データ記憶部は、全測定対象ＳＲＡＭメモリセルの遅延マージンのデータを制御部に送る。制御部は送られた遅延データのデータに対して統計処理を行う。

図５は、実施例１により得られた“０”読出し遅延マージンのセルアレイ分布（５１２行×１０２４列）の例を示す図である。“０”読出し遅延マージンに対して列平均をとると、列平均が列ごとにランダムにばらついていることがわかる。この原因は、ＳＲＡＭメモリセルアレイの列ごとに付随する読出し回路（センスアンプ）のオフセット特性のばらつきが原因である。また、同様に行平均をとると、行番号が大きくなるにしたがって“０”読出し遅延マージンが大きくなっていることがわかる。この原因は、ビット線の特性であると考えられる。そこで、ステップ７による統計処理を行うことにより、規格化遅延マージンとしてシステマティック成分が除去された遅延マージンが得られる。この規格化遅延マージンをもとに、ＳＲＡＭメモリセルの微小欠陥を検出することが可能である。

（実施例２）
以下に、第２の実施の形態に対する実施例２を示す。図６には、試験対象のＳＲＡＭマクロの“０”書込み遅延マージンの測定結果と、処理結果の例を示す。本実施例は、実施例１と同様に、図４に示す試験対象のＳＲＡＭマクロに対して、以下のステップにより“０”書込み動作の遅延マージンの測定を行う。

（ステップ１）制御部は、データ記憶部のＰａｓｓ／Ｆａｉｌカウント値（遅延マージン測定対象各ＳＲＡＭメモリセルの遅延マージン）をリセットする。

（ステップ２）試験部は、遅延マージン測定対象のＳＲＡＭメモリセルに対して、対応するアドレスを設定し、データ入力を“１”に設定し、書込み動作を行い、ＳＲＡＭメモリセルの保持データを“１”にリセットする。

（ステップ３）制御部がテストプログラムを読み出し、試験部にＳＲＡＭメモリセルの書込み動作における書込み動作時間の設定を行う。なお、書込み動作時間の設定はタイミング制御回路１６の入力信号であるタイミング指示信号により行われ、タイミング指示信号によりＳＲＡＭマクロ１０のワード線イネーブル信号ＷＬＥの立下がりタイミングが制御される。

（ステップ４）試験部は、ステップ２で“１”書込みを行ったＳＲＡＭメモリセルに対して、対応するアドレスを設定し、データ入力を“０”に設定し、ステップ３で設定された書込み動作時間により書込み動作を行う。

（ステップ５）試験部は、ステップ２で“１”書込みを行ったＳＲＡＭメモリセルに対して、対応するアドレスを設定し、“０”読出し動作を行う。

（ステップ６）試験部は、出力期待値とステップ５での出力データを比較し、一致した場合（Ｐａｓｓ）に、データ記憶部はＰａｓｓ／Ｆａｉｌカウント値を１増大させる。

（ステップ７）データ記憶部は、Ｐａｓｓ／Ｆａｉｌのパスカウント回数結果（遅延マージン）の値を出力する。

（ステップ８）データ記憶部は、全測定対象ＳＲＡＭメモリセルの遅延マージンのデータを制御部に送る。制御部は送られた遅延マージンのデータに対して統計処理を行う。

図６は、実施例２により得られた“０”書込み遅延マージンのセルアレイ分布（５１２行×１０２４列）の例を示す図である。“０”書込み遅延マージンに対して列平均をとると、列番号が５１２列付近で遅延マージンの値が大きくなっている。この原因は、ワード線の特性であると考えられる。一方、同様に行平均をとると、一定となっている。そこで、ステップ８による統計処理を行うことにより、規格化遅延マージンとしてシステマティック成分が除去された遅延マージンが得られる。この規格化遅延マージンをもとに、ＳＲＡＭメモリセルの微小欠陥を検出することが可能である。

本発明によれば、測定対象の１つのＳＲＡＭメモリセルアレイに対し、書込み又は読出し動作の動作時間を変更し、多くのタイミングで測定し、書込み又は読出し動作の遅延マージンを測定する。この遅延マージンを統計処理し、システマティック成分を求め、個々のメモリセルにおける遅延マージンを得る。個々のメモリセルにおける遅延マージンの大小により、個々のメモリセルの欠陥の有無を検出することができる。

以上、実施の形態例、実施例として本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。

本発明は、半導体装置出荷時の不良品選別時の試験方法として活用することができる。

１０ ＳＲＡＭマクロ
１１ ＳＲＡＭセルアレイ
１２ アドレスデコーダ
１３ ビット線（ＢＬ）プリチャージ回路
１４ 書込み回路
１５ 読出し回路
１６ タイミング制御回路

Claims (8)

1. テスト装置を用いて、複数のメモリセルを備えた半導体記憶装置の試験方法であって、
   前記テスト装置は、前記テスト装置を制御するための中央処理部やテストプログラム部を備えた制御部と、前記複数のメモリセルを試験する試験部と、前記複数のメモリセルの個々のメモリセルに対するパス回数をカウントしたパスカウント値を記憶するデータ記憶部から構成され、
   前記試験部が試験対象のメモリセルの保持データをリセットする第１のステップと、
   前記制御部が前記試験対象のメモリセルに対する読出し動作時間を変更する第２のステップと、
   前記第２のステップで変更された読出し動作時間により、前記試験部が前記試験対象のメモリセルに対して読出し動作を行う第３のステップと、
   前記試験部が、前記第３のステップで得られる出力データと出力期待値を比較し、一致した場合には、パス信号を前記データ記憶部に送り、前記データ記憶部が、前記パス信号を受けて前記パスカウント値を、１つカウントアップする第４のステップと、
   指定された複数の読出し動作時間に応じて前記第２から第４のステップを繰り返し、各々の繰り返しにおいて前記試験対象のメモリセルに対する出力データと出力期待値が一致した場合には、前記パスカウント値をさらにカウントアップし、前記データ記憶部が、前記試験対象のメモリセルに対するパスカウント値を出力する第５のステップと、から構成されていることを特徴とする半導体記憶装置の試験方法。
2. 前記第１から第５のステップを、指定された試験対象メモリセルの個数分繰り返し、前記試験対象メモリセルごとに前記パスカウント値を出力することを特徴とする請求項１に記載の半導体記憶装置の試験方法。
3. 前記第５のステップにより得られる前記複数のメモリセルに対するパスカウント値の分布から、前記分布のシステマティック成分を除去する第６のステップをさらに含むことを特徴とする請求項２に記載の半導体記憶装置の試験方法。
4. 前記第６のステップは、前記パスカウント値の前記複数のメモリセルに対する分布の行平均を算出するステップと、前記パスカウント値の前記複数のメモリセルに対する分布の列平均を算出するステップと、前記パスカウント値の前記複数のメモリセルに対する分布の全体平均を算出するステップと、
   前記行平均と前記全体平均の差分を算出するステップと、前記列平均と前記全体平均の差分を算出するステップと、
   前記差分をもとに前記パスカウント値の分布から減算するステップと、から構成され、前記制御部が、前記第６のステップのそれぞれのステップを実行することを特徴とする請求項３に記載の半導体記憶装置の試験方法。
5. テスト装置を用いて、複数のメモリセルを備えた半導体記憶装置の試験方法であって、
   前記テスト装置は、前記テスト装置を制御するための中央処理部やテストプログラム部を備えた制御部と、前記複数のメモリセルを試験する試験部と、前記複数のメモリセルの個々のメモリセルに対するパス回数をカウントしたパスカウント値を記憶するデータ記憶部から構成され、
   前記試験部が試験対象のメモリセルの保持データをリセットする第１のステップと、
   前記制御部が前記試験対象のメモリセルに対する書込み動作時間を変更する第２のステップと、
   前記第２のステップで変更された書込み動作時間により、前記試験部が前記第１のステップと異なるデータにより前記試験対象メモリセルに対して書込み動作を行う第３のステップと、
   前記試験部が前記試験対象のメモリセルに対して読出し動作を行う第４のステップと、
   前記試験部が、前記第４のステップで得られる出力データと出力期待値を比較し、一致した場合には、パス信号を前記データ記憶部に送り、前記データ記憶部が、前記パス信号を受けて前記パスカウント値を、１つカウントアップする第５のステップと、
   指定された複数の書込み動作時間に応じて前記第２から第５のステップを繰り返し、各々の繰り返しにおいて前記試験対象のメモリセルに対する出力データと出力期待値が一致した場合には、それぞれ前記パスカウント値をさらにカウントアップし、前記データ記憶部が、前記試験対象のメモリセルに対するパスカウント値を出力する第６のステップと、から構成されていることを特徴とする半導体記憶装置の試験方法。
6. 前記第１から第６のステップを、指定された試験対象の複数のメモリセルの個数分繰り返し、前記試験対象メモリセルごとに前記パスカウント値を出力することを特徴とする請求項５に記載の半導体記憶装置の試験方法。
7. 前記第６のステップにより得られる前記複数のメモリセルに対するパスカウント値の分布から、前記分布のシステマティック成分を除去する第７のステップをさらに含むことを特徴とする請求項６に記載の半導体記憶装置の試験方法。
8. 前記第７のステップは、前記パスカウント値の前記複数のメモリセルに対する分布の行平均を算出するステップと、前記パスカウント値の前記複数のメモリセルに対する分布の列平均を算出するステップと、前記パスカウント値の前記複数のメモリセルに対する分布の全体平均を算出するステップと、
   前記行平均と前記全体平均の差分を算出するステップと、前記列平均と前記全体平均の差分を算出するステップと、
   前記差分をもとに前記パスカウント値の分布から減算するステップと、から構成され、前記制御部が、前記第７のステップのそれぞれのステップを実行することを特徴とすることを特徴とする請求項７に記載の半導体記憶装置の試験方法。

Images