JP5453980B2 - 半導体集積回路評価方法、半導体集積回路、および半導体集積回路評価装置 - Google Patents
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これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、大規模なDMA−TEGにおいても、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、1G(ギガ)ビットのメモリ容量を有する大規模なDMA−TEGにおいても、不良トランジスタを287個に絞り込み、この287個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、閾値Vthの電圧が異常と判定された被評価トランジスタを選択して、そのトランジスタ特性を測定できる。このため、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、被評価トランジスタの閾値Vthの電圧の適否判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を高速(短時間)で行うことができる。
これにより、大規模な半導体集積回路(DMA−TEG等)において、その面積を縮小できる。
前記サブデコーダから前記ブロック構成のセルアレイへのビット線は、ローカルビット線により配線され、前記メインデコーダら各サブデコーダへのビット線はグローバルビット線により配線される。
例えば、1Gビットのメモリ容量の評価セルアレイを有して構成され、この評価セルアレイは、ドレイン線16384本とゲート線2048本とで選択される32Mビット単位のセルアレイに分けて配置されると共に、評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成される。
これにより、大規模な半導体集積回路(DMA−TEG等)において、その面積を縮小できると共に、ドレイン線(ビット線)の長さを短くでき、寄生容量、寄生抵抗、オフリーク電流の増大等、特性悪化の要因を排除することができる。
これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、上記5σ以内の分布の場合、1G(ギガ)ビットのメモリ容量を有する大規模なDMA−TEGにおいても、不良トランジスタを287個に絞り込み、この287個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これによりDMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、上記5σ以内の分布の場合、1G(ギガ)ビットのメモリ容量を有する大規模なDMA−TEGにおいても、不良トランジスタを287個に絞り込み、この287個の被評価トランジスタについてトランジスタ特性を測定することができる。このため、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
本発明の第1の実施の形態として、本発明の半導体集積回路評価方法の基本となる測定手順について説明する。
例えば、1ポイントの測定時間を1msとして、各10ポイント測定すると、1M個では、1×10−3×10(ポイント)×106=10000秒を要し、仮に1waferに100個のチップがあるとすると、106秒=11日を要したが、それでも、測定できるレベルではあった。その結果、5σレベルではほとんど正規分布に乗ることが判明したため、さらに、6σの分布を調べる必要が出てきた。しかしながら、前述したように、従来の評価方式で1G個のトランジスタ特性を評価すると11600日も要することになり、実質上評価不能であった。
これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
次に、本発明の第2の実施の形態として、本発明の半導体集積回路と、その半導体集積回路の評価方法について説明する。図4は、本発明の半導体集積回路(DMA−TEG)における高速センスモード(閾値Vth判定モード)について説明するための図であり、図5は、トランジスタ特性測定モード(閾値Vth測定モード)について説明するための図である。なお、以下の説明において、回路図中の信号線、および外部パッド(PAD)を区別して表す場合に、該信号線および外部パッドに生じる(または印加される)信号名を付して表記することがある。ここで、被評価トランジスタ及び基準トランジスタは、MOS(Metal Oxide Semiconductor)型トランジスタであり、nチャネル型あるいはpチャネル型である。以下説明において、nチャネル型のMOSトランジスタを例に説明する。後述するように、選択される被評価トランジスタのドレインがセンスアンプ(S/A)の一方の入力端子、あるいはVd/Id(in)を入力する外部PADに接続され、基準トランジスタのドレインが上記センスアンプの他方の入力端子、あるいはVd/Id(ref)を入力する外部PADに接続される。ここで、被評価トランジスタ及び基準トランジスタのソースは信号電圧Vsを印加する外部PADに接続されている。
基準トランジスタをMR1〜MRkのk個を並列に設け、例えば、基準トランジスタ1個の電流値を100nAとすると、100nA×kのリファレンス電流Istが流れ、出力側のトランジスタのサイズを調整して、リファレンス電流Istに対して、この1/kの出力電流(基準電流Iref)が出力されるカレントミラー回路を形成する。
これにより、センスアンプの基準電流Irefは、リファレンス電流Istの1/kの電流値となり、k個の基準トランジスタの平均電流とし、基準トランジスタの特性のバラツキを平均化することができる。
Iref(ave)=ΣI(MR1,・・・,MRk)÷k、となるようにする。
これにより、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、閾値Vthの電圧が異常と判定された被評価トランジスタを選択して、そのトランジスタ特性を測定できる。このため、DMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
これにより、評価セルアレイ中の被評価トランジスタを選択して、閾値Vthの電圧の判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を行うことができる。
次に、本発明の第3の実施の形態として、本発明の半導体集積回路、すなわち、DMA−TEG等において、その面積を縮小できる、評価セルアレイ中における種々のトランジスタの配置例を示す。
これにより、評価セルアレイ中の被評価トランジスタを選択して、閾値Vthの電圧の適否判定と不良トランジスタの選別、および選別した被評価トランジスタのトランジスタ特性の測定を短時間で行うことができる。測定は、被評価トランジスタのうち測定する被評価トランジスタ以外の被評価トランジスタのゲート電圧を閾値より高い(例えば、2倍)電圧値にて信号Vinを印加し、導電性を高くする(抵抗値を低下させる)ことにより、配線と同等の抵抗値として、被評価トランジスタのゲートに測定に必要な信号Vinの電圧を調整して行う。
次に、本発明の第4の実施の形態として、本発明の半導体集積回路(DMA−TEG)におけるチップレイアウト(配置)の例について説明する。図22は、1GビットのDMA−TEGの第1のチップレイアウト例を示す図である。
次に、本発明の第5の実施の形態として、本発明の半導体集積回路評価装置の構成について説明する。
図24は、本発明の半導体集積回路評価装置の構成を示す図であり、例えば、1GビットのDMA−TEGを評価する半導体集積回路評価装置の備える処理部を示す図である。
これによりDMA−TEG等の大規模な半導体集積回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速(短時間)で行うことができる。
次に、本発明の第6の実施の形態として、さらに改善されたチップレイアウトを示す。図28は、1GビットのDMA−TEGの第3のチップレイアウト例を示す図である。
なお、図示しないが、ロウサブデコーダ52から出力される16本の信号線gf1〜gf16のうち、非選択となる15本の信号腺は、GFB(非選択ゲートバイアス)に接続され、非選択ゲートバイアスの電圧が出力される。
また、従来、標準CMOSプロセスで製造されたトランジスタでは、1M個(5σ)のトランジスタ評価で、閾値分布はほぼ正規分布に乗ることは判明していたため、本発明の説明では、アンプの判定基準を5σに設定したが、プロセスによってはバラツキが大きいものもあり、その場合には、5σ(測定トランジスタの数は287個)より範囲を狭めて、高精度測定トランジスタの数を、1000個〜10000個に増加させても、1M個のトランジスタを全て測定するよりも大幅に高速化できるもので、特に5σに限定するわけではない。
Claims (7)
- 評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有する半導体集積回路において、前記評価セルアレイ中の不良トランジスタの検出と特性の測定を行う半導体集積回路評価方法であって、
前記半導体集積回路の評価セルアレイを構成する各被評価トランジスタの閾値Vthの電圧を所定の基準電圧と比較し、前記閾値Vthの電圧が所定の範囲から外れる被評価トランジスタを判定して選別する第1の測定ステップと、
前記第1の測定ステップにより選別された被評価トランジスタについて、該被評価トランジスタの所望のトランジスタ特性を測定する第2の測定ステップと、
を含み、
前記第1の測定ステップでは、前記被評価トランジスタの閾値Vthの電圧が、閾値Vth電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するように判定が行なわれ、
前記第2の測定ステップでは、前記閾値Vthの電圧が標準偏差に予め設定した係数を乗じた範囲内の分布から外れた被評価トランジスタに対して、所望のトランジスタ特性の測定が行なわれる、
ことを特徴とする半導体集積回路評価方法。 - 評価対象となる被評価トランジスタをマトリックス状に配列してなる評価セルアレイを有し、カラムデコーダおよびロウデコーダから出力される信号により前記評価セルアレイ中の被評価トランジスタが選択されてトランジスタ特性が評価される半導体集積回路であって、
前記評価セルアレイ中の選択された被評価トランジスタの閾値Vthの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、
前記評価セルアレイの中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、
前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し、該選択された被評価トランジスタの閾値電圧の適否を判定するためのセンスアンプと、
を備え、
前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Vthの電圧が、閾値Vth電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するよう設定される、
ことを特徴とする半導体集積回路。 - 前記被評価トランジスタ中の選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して可変電圧を印加するための外部入力端子と、
前記被評価トランジスタの出力電圧または出力電流を測定するための外部測定端子と、
を備えることを特徴とする請求項2に記載の半導体集積回路。 - 前記半導体集積回路は、評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなるm行n列(m,nは正の整数)の評価セルアレイを有し、
前記評価セルアレイの各行に対応して配置されるm個の基準トランジスタと、
前記評価セルアレイの各列に属する前記被評価トランジスタ用のn本の第1ビット線と、
前記評価セルアレイの各行に属する前記被評価トランジスタ用のm本のワード線と、
前記基準トランジスタ用の1本の第2ビット線と、
前記第1ビット線と第2ビット線とをプリチャージすると共に、前記第1ビット線と第2ビット線との電圧差を検出して出力信号を出力するセンスアンプと、
前記第1ビット線と、前記センスアンプとを接続、解放する第1スイッチと、
前記第2ビット線と、前記センスアンプとを接続、解放する第2スイッチと、
前記第1スイッチを介して、前記第1ビット線と接続される第3スイッチと、
前記ワード線と、該ワード線に入力される電圧信号の信号線とを接続、開放する第4スイッチと、
を備えることを特徴とする請求項2または請求項3に記載の半導体集積回路。 - 前記半導体集積回路はその構成部分のレイアウトとして、
前記半導体集積回路が形成される半導体基板表面上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記評価セルアレイ中にマトリックス状に配置される被評価トランジスタは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各被評価トランジスタは、ドレインと、ゲート領域と、ソースとが左右方向になるように配置され、
前記半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのソースに共通接続される第1のメタル配線と、
前記半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、前記上下方向に配列される各被評価トランジスタのドレインに共通接続される第2のメタル配線と、
前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記左右方向に配列される各被評価トランジスタのゲートに共通接続される第3のメタル配線と、
を備えることを特徴とする請求項2に記載の半導体集積回路。 - 前記半導体集積回路は、複数の評価セルアレイを有して構成され、
前記評価セルアレイは、複数のドレイン線と複数のゲート線とで選択されるブロック構成のセルアレイに分けて配置されると共に、
前記評価セルアレイ中の被評価トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、
前記サブデコーダから前記ブロック構成のセルアレイへのビット線は、ローカルビット線により配線され、
前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線される、
ことを特徴とする請求項3に記載の半導体集積回路。 - 評価対象となる被評価トランジスタを行及び列方向にマトリックス状に配列してなる評価セルアレイを有し、前記評価セルアレイ中の被評価トランジスタの閾値Vthの電圧を判定するために配置されると共に、所定の基準電圧がゲート電圧として印加される基準トランジスタと、前記評価セルアレイ中の選択された被評価トランジスタのゲートに所望電圧を印加するためのゲート電圧印加部と、前記基準トランジスタの出力電圧と、前記選択された被評価トランジスタの出力電圧との電圧差を検出し被評価トランジスタの閾値Vthの電圧の適否を判定するためのセンスアンプと、を有する半導体集積回路を評価するための半導体集積回路評価装置であって、
前記センスアンプを使用して前記被評価トランジスタの閾値Vthの電圧の適否を判定する閾値Vth判定モードと、前記閾値Vth判定モードにより不良と判定された被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定モードとを切替える測定モード切替部と、
前記閾値Vth判定モードにおいて、前記基準トランジスタのゲートに印加する前記所定の基準電圧を生成する基準電圧出力部と、
前記閾値Vth判定モードにおいて、前記評価セルアレイ中の被評価トランジスタを順次に選択し、前記ゲート電圧印加部を介してゲート電圧を印加すると共に、前記センスアンプからの出力信号を基に不良トランジスタを識別し、該識別した不良トランジスタのアドレスを記憶部に記憶する不良トランジスタ識別部と、
前記トランジスタ特性測定モードにおいて、前記不良と判定された被評価トランジスタを選択すると共に、前記選択された被評価トランジスタのゲートに前記ゲート電圧印加部を介して所望のゲート電圧を印加して、該被評価トランジスタのトランジスタ特性を測定するトランジスタ特性測定部と、
を備え、
前記基準トランジスタのゲートに印加される基準電圧は、前記被評価トランジスタの閾値Vthの電圧が、閾値Vth電圧の正規分布曲線に対して、標準偏差に予め設定した係数を乗じた範囲内の分布から外れたものを選別するよう設定される、
ことを特徴とする半導体集積回路評価装置。
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