JP2008130107A - 半導体記憶装置 - Google Patents

Abstract

【課題】階層型ビット線構造を持つマスクＲＯＭにおいて、読み出し動作の安定化と大容量化を両立し、微細化が進みメモリセル電流が低減しても高速にデータを読み出すことができる半導体記憶装置を容易に提供する。
【解決手段】複数のメモリセル１４と、メインビット線１６と、サブビット線１５と、差動増幅回路１８と、プリチャージ回路２０と、制御信号１９ａ、１９ｂを生成する第１の制御回路と、制御信号２１ａ、２１ｂを生成する第２の制御回路を有する半導体記憶装置であり、プリチャージ回路２０は、制御信号２１ａ、２１ｂが活性化するとサブビット線１５とメインビット線１６を第１の電圧に充電し、制御信号２１ａ、２１ｂが非活性化するとサブビット線１５のみを第２の電圧に充電し、それによってメインビット線の電圧をサブビット線の電圧より低く設定することで、読み出し動作の安定化と大容量化を両立する。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、微細加工により増加するＭＯＳ型トランジスタのカットオフリークによらず、大容量構成で高速動作を可能にする、メモリセルアレイ構成に関するものである。

従来の半導体記憶装置には、例えば、特許文献１に開示されたものがある。特許文献１の第２頁段落０００２〜０００６と図２には、コンタクト接続の有無によってデータを記憶する、マスクＲＯＭの構成が開示されている。

図１９は、従来のマスクＲＯＭをブロック図で示したものである。図１９において、４８はメモリセルアレイ、２はワード線群ＷＬｋ＜ｉ＞（ｋ＝０〜ｙ、ｉ＝０〜ｎ）、３はメインビット線群ＭＢＬ＜ｊ＞（ｊ＝０〜ｍ）、５０はロウブロック選択信号群ＲＢｋ（ｋ＝０〜ｙ）である。４９は複数のサブアレイ群ＭＳＡ＜ｉ、ｊ＞（ｉ＝０〜ｎ、ｊ＝０〜ｍ）である。メモリセルアレイ４８は、複数のサブアレイ４９ＭＳＡ＜ｉ、ｊ＞にて構成される。メモリセルアレイ４８において、ロウ方向（すなわち、ｉの値が同じ方向）に並んだサブアレイ群４９ＭＳＡ＜ｉ、ｊ＞には、ｋの値が共通なワード線群２ＷＬｋ＜ｉ＞および、ロウブロック選択信号群５０ＲＢｋが接続され、コラム方向（すなわち、ｊの値が同じ方向）に並んだサブアレイ群４９ＭＳＡ＜ｉ、ｊ＞には、ｊの値が共通なメインビット線群３ＭＢＬ＜ｊ＞が接続されている。

５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６は第１のデコード回路であり、入力バッファ５から出力されたロウアドレス選択信号に応じて、ｋの値が同じであるロウブロック選択信号群５０ＲＢｋのうちの1本と、ワード線群２ＷＬｋ＜ｉ＞のうちの１本をそれぞれ選択する。７は第２のデコード回路であり、入力バッファ５から出力されたコラムアドレス選択信号に応じて、ビット線群３ＭＢＬ＜ｊ＞のうちの１本を選択する。５１はセンスアンプであり、第２のデコード回路７を介して、メインビット線群３ＭＢＬ＜ｊ＞と接続されている。９はデータ出力バッファであり、センスアンプ５１にて増幅された読み出しデータを、マスクＲＯＭ外部に伝達する。５２はプリチャージ回路であり、メインビット線群３ＭＢＬ＜ｊ＞のうち、第２のデコード回路７にて選択された１本のメインビット線のみプリチャージを行う。５３はリーク電流補充回路であり、メインビット線群３ＭＢＬ＜ｊ＞において、カットオフリーク電流により損失した電荷を補充する。

次に図２０、図２１を参照しながら、図１９の動作を説明する。図２０は、従来のマスクＲＯＭにおいて、サブアレイ群４９ＭＳＡ＜ｉ、ｊ＞のうちの１つの概略図であり、ここではサブアレイＭＳＡ＜０、０＞を表している。図２１はその動作波形の概略図である。図２０において、５４はＮチャンネルＭＯＳ型トランジスタからなるメモリセル群ＭＣ＜ｉ＞（ｉ＝０〜ｎ）、５５はサブビット線ＳＢＬ、５６はメインビット線ＭＢＬ０であり、メインビット線群３ＭＢＬ＜ｊ＞のうちの１本である。５７はワード線群ＷＬ０＜ｉ＞であり、ワード線群２ＷＬｋ＜ｉ＞のうちｋ値を同じくするものである。５８はロウブロック選択信号であり、ロウブロック選択信号群５０ＲＢｋ（ｋ＝０〜ｎ）のうちの１本である。ＴＧはＮチャンネルＭＯＳ型トランジスタからなる転送ゲートであり、サブビット線５５ＳＢＬとメインビット線５６ＭＢＬ０の間に挿入され、ゲート電極にロウブロック選択信号５８ＲＢ０が接続されている。

メモリセル群５４ＭＣ＜ｉ＞のゲート電極には、ワード線群５７ＷＬ０＜ｉ＞（ｉ＝０〜ｎ）が接続され、ソース電極には接地電圧Ｖｓｓが接続されている。ここでメモリセル群５４ＭＣ＜ｉ＞のドレイン電極とサブビット線５５ＳＢＬが、コンタクト素子にて接続されている場合（図２０中、ＭＣ＜０＞）にデータ“０”を記憶し、接続されていない場合（図２０中、ＭＣ＜ｎ＞）にはデータ”１“を記憶する。記憶するデータは、半導体製造工程にてプログラムされる。

以上のように構成された半導体記憶装置において、図２１に示すタイミング動作(Ｔ００〜Ｔ０７)を用いて説明する。ここでＴ００〜Ｔ０３は、“０”データ読み出しを、Ｔ０４〜Ｔ０７は“１”データ読み出しを表している。

Ｔ００以前および、Ｔ０３〜Ｔ０４；初期状態
ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ロウブロック選択信号５８ＲＢ０＝“Ｌ”レベル、ワード線５７ＷＬ０＜０＞＝“Ｌ”レベル、ワード線５７ＷＬ０＜ｎ＞＝“Ｌ”レベル、メインビット線５６ＭＢＬ０＝“Ｌ”レベルとなる。ここでサブビット線５５ＳＢＬの電圧は、いかなる電源にも接続されていない“浮いた”状態（ ＨｉＺ）となっているのであるが、サブビット線５５ＳＢＬはまた、いかなるＭＯＳ型トランジスタのゲート電極に直接接続されていないため、トランジスタの動作が不安定になるなどの問題を引き起こすことはない。

Ｔ００およびＴ０４；メインビット線選択
コラムアドレス信号が活性化し、メインビット線５６ＭＢＬ０が選択され、プリチャージ回路５２からメインビット線５６ＭＢＬ０に対する電流の供給が始まる。ここでＮチャンネルＭＯＳ型トランジスタにて構成されている転送ゲートＴＧは非導通状態にあるので、メインビット線５６ＭＢＬ０の電圧は“Ｈ”レベルに充電される。

Ｔ０１および、Ｔ０５；ロウブロック選択信号選択
ロウアドレス信号が活性化し、ロウブロック選択信号５８ＲＢ０の電圧が“Ｌ”レベルから“Ｈ”レベルに遷移する。その結果、ＮチャンネルＭＯＳ型トランジスタにて構成されている転送ゲートＴＧは導通状態になり、メインビット線５６ＭＢＬ０とサブビット線５５ＳＢＬは電気的に接続される。

従ってサブビット線５５ＳＢＬの電圧は、メインビット線５６ＭＢＬ０および、ＮチャンネルＭＯＳ型トランジスタからなる転送ゲートＴＧを介して“Ｈ”レベル（〜Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタからなる転送ゲートＴＧの閾値電圧）に充電される。

Ｔ０２； ワード線選択（“０”データ読み出し時）
ロウブロック選択信号５８ＲＢ０が活性化した後、任意の時間差（〜サブビット線５５ＳＢＬの電圧が十分”Ｈ“レベルに充電される時間）を持ってワード線５７ＷＬ＜０＞が選択され、（＝“Ｌ”レベルから“Ｈ”レベルに遷移）メモリセル５４ＭＣ＜０＞は導通状態になる。“０”データ読み出しにおいて、メモリセル５４ＭＣ＜０＞のドレイン電極とサブビット線５５ＳＢＬはコンタクト素子にて接続されているので、サブビット線５５ＳＢＬは、メモリセル５４ＭＣ＜０＞を介して接地電圧Ｖｓｓに電気的に接続される。その結果、Ｔ０１にて５２プリチャージ回路から供給された電流は、メインビット線５６ＭＢＬ０、サブビット線５５ＳＢＬおよび、メモリセル５４ＭＣ＜０＞を介して接地電圧Ｖｓｓに流入するので、サブビット線５５および、メインビット線５６ＭＢＬ０の電圧は“Ｈ”レベルから“Ｌ”レベルに遷移する。このメインビット線５６ＭＢＬ０の“Ｈ”レベルから”Ｌ“レベルへの電圧変化は、第２のデコード回路７を介して接続されているセンスアンプ５１に転送、増幅され、“０”データとしてデータ出力バッファ９からマスクＲＯＭの外部へ読み出される。

Ｔ０６；ワード線選択（“１”データ読み出し時）
ロウブロック選択信号５８ＲＢ０が活性化した後、任意の時間差（〜サブビット線５５ＳＢＬの電圧が十分”Ｈ“レベルに充電される時間）を持ってワード線５７ＷＬ＜ｎ＞が選択され、（＝“Ｌ”レベルから“Ｈ”レベルに遷移する）メモリセル５４ＭＣ＜ｎ＞は導通状態になる。但し “１”データ読み出しでは、メモリセル５４ＭＣ＜ｎ＞のドレイン電極とサブビット線５５ＳＢＬはコンタクト素子にて接続されておらず、サブビット線５５ＳＢＬは接地電圧Ｖｓｓに接続されない。その結果、Ｔ０５にてプリチャージ回路５２から供給された電流は、メインビット線５６ＭＢＬ０、サブビット線５５ＳＢＬの持つ容量に蓄積されたままになるので、メインビット線５６ＭＢＬ０および、サブビット線５５ＳＢＬの電圧は“Ｈ”レベルを維持する。このメインビット線５６ＭＢＬ０の電圧“Ｈ”レベルは、第２のデコード回路７を介して接続されているセンスアンプ５１に転送、増幅され、“１”データとしてデータ出力バッファ９からマスクＲＯＭの外部へ読み出される。

Ｔ０３、Ｔ０７；読み出し動作完了。ロウアドレス信号および、コラムアドレス信号の全てを非選択状態に戻し、次サイクルにおける読み出し動作に備える。従って選択されていたロウブロック選択信号５８ＲＢ０の電圧は“Ｈ”レベルから“Ｌ”レベルへ、ワード線５７ＷＬ０＜０＞および、ＷＬ０＜ｎ＞の電圧は“Ｈ”レベルから“Ｌ”レベルへ、メインビット線５６ＭＢＬ０の電圧は“Ｌ”レベルとなる。

上記従来例によれば、全てのメモリセルを１本のビット線に直接接続することなく、サブアレイ単位でメモリセルを分割して接続することができる。従って、ゲート電極に接続されたワード線が非選択状態であり、ドレイン電極がビット線とコンタクト素子を介して接続されているメモリセル群にて生じる「カットオフリーク電流」によるサブビット線レベルの低下を防ぐことができるので、プロセスの微細化が進み、「カットオフリーク電流」が増大しても、大規模なメモリアレイを実現することができる。同時に、サブアレイ単位でビット線を分割することにより、メモリアクセスを高速化する効果も期待できる。
特開平６−１７６５９２号公報（第２頁、第２図） 特開２００１−１６７５９１号公報

従来例では、メインビット線５６ＭＢＬ０とサブビット線５５ＳＢＬ間に、ＮチャンネルＭＯＳ型トランジスタにて構成された転送ゲートＴＧが挿入されているため、一般的なＮＯＲ型構造を持つマスクＲＯＭと比べて“０”データ読み出しが遅くなるという欠点を持つ。これはメインビット線５６〜接地電圧Ｖｓｓ間の電流経路に、メモリセルＭＣ＜０＞に加え、ＮチャンネルＭＯＳ型トランジスタにて構成された転送ゲートＴＧを直列接続するように挿入されるからである。

また、プロセスの微細化が進むにつれて、メモリセルトランジスタのゲート幅も狭くなる(従って電流駆動能力が低下する)傾向にあり、ビット線を分割して得られる高速化を妨げ、ますます“０”データ読み出しが遅くなってしまう。

上記した問題は半導体記憶装置において、デジタル家電機器などで要望される「大容量化」「高速動作」なる要件を満たす上で、重大な課題になってきている。

微小な電流量を増幅する手段として「差動増幅回路」を用いるのが一般的(ＤＲＡＭなど)であるが、マスクＲＯＭの場合メモリアレイの構造上、隣接ビット線同士で「ペアビット線構造(選択されたビット線と隣接しているビット線の電圧を、差動増幅回路の参照電圧として用いる構造)」をとるのが困難である。またＤＲＡＭと違い、メモリセルに記憶されたデータが“１”である場合に「＋方向の読み出し電圧差」が発生しない。つまりマスクＲＯＭのメモリセルは、“１”を記憶するときはマスクプログラムにてドレイン端子がビット線から切り離されており、ビット線の電圧は、アクセスサイクル開始時に充電された電圧(＝電源電圧Ｖｄｄ)を維持することになる。すなわち参照電圧と同電圧になる可能性があり、このままでは正常動作しない。従って参照電圧を“１”読み出し電圧より「低く」なるように設定する必要がある。(ＤＲＡＭでは、“１”を記憶したメモリセルをアクセスすると、ビット線の電圧は「高く(＝数百ミリボルト)」なる)
差動増幅回路の参照電圧として、専用のダミービット線を設ける手段もあるが、メモリセル電流が低減するという課題を解決するためには、ビット線ごとに差動増幅回路を挿入する必要があるため、各ビット線に対して専用ダミービット線を単純に追加すると、エリアペナルティが増大してしまう。また仮に、専用ダミービット線を設けることができたとしても、ビット線にドレイン端子が接続されるメモリセル数はユーザーによって様々に変わるので“１”読み出し電圧も様々になり、前述のように参照電圧(ダミービット線の電圧)が「低く」なるよう設定することは非常に困難である。

別に、独立した参照電圧発生回路を設ける手段もあるが、設定が困難であることには変わりがない(同時にエリアペナルティも発生する)
階層構造を持つマスクＲＯＭで、差動増幅回路を使った例には(特開２００１−１６７５９１)があるが、これはダミービット線の電圧を参照電圧として、選択されたメインビット線との電位差を増幅する方式であり、上記課題である「ＮチャンネルＭＯＳ型トランジスタにて構成された転送ゲートＴＧの挿入」や「微細化によるメモリセルトランジスタの電流能力低下」を解決するものではない。

したがって、本発明の目的は、読み出し動作の安定化と大容量化を両立し、メモリセル電流が低減しても高速にデータを読み出すことができる半導体記憶装置を提供することである。

上記の目的を達成するために、請求項１に記載の発明は、
複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第５、第６、第７、第８の入力端子を有する第１のプリチャージ回路をと備える第１のサブアレイを、マトリクス状に配置した第１のメモリセルアレイと、
外部アドレス信号を取り込み、第１のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第１のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
複数のメインビット線を、コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
第１のメモリセルは、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルにサブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第１のプリチャージ回路は、第５および第６の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第７および第８の入力端子を、それぞれ第３および第４の制御信号に接続されており、第３および第４の制御信号が活性化すると、サブビット線とメインビット線を第１の電圧に充電し、第３および第４の制御信号線が非活性化すると、サブビット線のみを第２の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、階層型ビット線構造を有し、メインビット線とサブビット線の間に差動増幅回路を備え、メインビットの電圧をサブビットの電圧より低く設定することで読み出し動作の安定化と大容量化を両立し、メモリセル電流が低減しても高速にデータを読み出すことができる大容量マスクＲＯＭの実現を可能にする。

また請求項２に記載の発明は、請求項１に記載の半導体記憶装置において、
第１のプリチャージ回路は、第５の入力端子と第６の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと第５の入力端子の間に挿入された、第３のスイッチ手段と、電源電圧Ｖｄｄと第６の入力端子の間に挿入された、第４のスイッチ手段からなり、
第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第８の入力端子に接続されており、第３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、第４のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、
第７の入力端子に接続されている第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、第８の入力端子に接続されている第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、第１、第２、第４のスイッチ手段は導通状態になり、第３のスイッチ手段は非導通状態になるので、第５の入力端子に接続されているサブビット線を、第６の入力端子に接続されているメインビット線とともに第４のスイッチ手段を介して電源電圧Ｖｄｄに接続することで、サブビット線を第１の電圧に充電し、
第７の入力端子に接続されている第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、第８の入力端子に接続されている第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、第１、第２、第４のスイッチ手段は非導通状態になり、第３のスイッチ手段は導通状態になるので、サブビット線は第３のスイッチ手段を介して電源電圧Ｖｄｄに接続され、第２の電圧に充電されることを特徴とする。

また請求項３に記載の発明は、請求項１または２記載の半導体記憶装置において、
第１の電圧は、第４のスイッチ手段の電流駆動能力と、サブビット線に接続されている複数の第１のメモリセルがもつカットオフ電流によって任意に決まるが、“電源電圧Ｖｄｄ−第４のスイッチ手段の閾値電圧”より低くなることを特徴とする。

また請求項４に記載の発明は、請求項１、２または３記載の半導体記憶装置において、
第２の電圧は、第３のスイッチ手段の電流駆動能力と、サブビット線に接続されている複数の第１のメモリセルがもつカットオフ電流によって任意に決まるが、第１の電圧と比較して少なくとも第４のスイッチ手段の閾値電圧分は高くなり、
差動増幅回路において、第１の電圧を参照電圧として、第２の電圧が“Ｈ”レベルであると判定されるのに十分であることを特徴とする。

また請求項５に記載の発明は、請求項１〜４のいずれか１項記載の半導体記憶装置において、
第１および第２の制御信号は、ワード線の活性化した後に活性化する信号であり、
第３および第４の制御信号は、外部クロックに同期して活性化し、ワード線が活性化する前に非活性化するパルス信号であり、
そのパルス幅は、サブビット線とメインビット線が、第１の電圧に充電されるのに十分な時間を確保しており、
第３および第４の制御信号が非活性化してから、ワード線が活性化するまでの時間差は、サブビット線が第２の電圧に充電されるのに十分な時間を確保していることを特徴とする。

また請求項６に記載の発明は、請求項１〜５のいずれか１項記載の半導体記憶装置において、
第２のプリチャージ回路は、非活性化状態にあるメインビット線を“Ｌ”レベルに充電しておくことを特徴とする。

また請求項７に記載の発明は、請求項１〜６のいずれか１項記載の半導体記憶装置において、
第３のスイッチ手段の電流能力は、第１の電圧と第２の電圧の差が差動増幅回路の検知レベルに応じて調整されることを特徴とする。

また請求項８に記載の発明は、請求項１〜６のいずれか１項記載の半導体記憶装置において、
第４のスイッチ手段の電流駆動能力は、第１のメモリセルの電流駆動能力より小さく、第１のメモリセルのカットオフ電流より十分大きくなるように調整されることを特徴とする。

また請求項９に記載の発明は、請求項１〜６のいずれか１項記載の半導体記憶装置において、
サブビット線に接続される第１のメモリセルの総数は、第１のメモリセルのカットオフ電流の総量が、第４のスイッチ手段の電流駆動能力より十分小さくなるように調整されていることを特徴とする。

また請求項１０に記載の発明は、
複数の第２のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第５、第６、第７、第８の入力端子を有する第１のプリチャージ回路とを備える第２のサブアレイを、マトリクス状に配置した第２のメモリセルアレイと、
外部アドレス信号を取り込み、第２のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第２のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
ロウアドレス選択信号群を取り込み、第５の制御信号群を生成する第３の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
複数のメインビット線を、コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
第２のメモリセルは、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を第５の制御信号群に接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルにサブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第１のプリチャージ回路は、第５および第６の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第７および第８の入力端子を、それぞれ第３および第４の制御信号に接続されており、第３および第４の制御信号が活性化すると、サブビット線とメインビット線を第３の電圧に充電し、第３および第４の制御信号線が非活性化すると、サブビット線のみを第４の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、本発明の請求項１に記載の発明と比べて回路規模が大きくなり、制御も複雑になっていることは否めないが、メモリセルにて生じるカットオフ電流を制限できるので低消費電力であり、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

また請求項１１に記載の発明は、請求項１０記載の半導体記憶装置において、
第５の制御信号は、ロウアドレス選択信号が選択する、複数のワード線のうちの１本と同じ列に配置されている第２のメモリセル群のソース電極を、第２のメモリセル群のうちのひとつがアクセスされる場合には活性化状態(＝第５の電圧)になり、前期第２のメモリセル群の全てがアクセスされない場合には非活性化状態(＝接地電圧Ｖｓｓ)になり、第５の電圧は、第２のメモリセルにおける閾値電圧を上げ、カットオフ電流の発生を抑えることを特徴とする。

また請求項１２に記載の発明は、請求項１０または１１に記載の半導体記憶装置において、
第１のプリチャージ回路は、第５の入力端子と第６の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと第５の入力端子の間に挿入された、第３のスイッチ手段と、電源電圧Ｖｄｄと第６の入力端子の間に挿入された、第４のスイッチ手段からなり、
第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第８の入力端子に接続されており、第３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、第４のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の入力端子に接続されており、
第７の入力端子に接続されている第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、第８の入力端子に接続されている第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、第１、第２、第４のスイッチ手段は導通状態になり、第３のスイッチ手段は非導通状態になるので、第５の入力端子に接続されているサブビット線を、第６の入力端子に接続されているメインビット線とともに第４のスイッチ手段を介して電源電圧Ｖｄｄに接続することで、サブビット線を第３の電圧に充電し、
第７の入力端子に接続されている第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、第８の入力端子に接続されている第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、第１、第２、第４のスイッチ手段は非導通状態になり、第３のスイッチ手段は導通状態になるので、サブビット線は第３のスイッチ手段を介して電源電圧Ｖｄｄに接続され、第４の電圧に充電されることを特徴とする。

また請求項１３に記載の発明は、請求項１２記載の半導体記憶装置において、
第３の電圧は、第３のスイッチ手段の電流駆動能力と、サブビット線に接続されている複数の第１のメモリセルのうち、ワード線で選択された１つがもつカットオフ電流によって任意に決まり、
第４の電圧は、第４のスイッチ手段の電流駆動能力と、サブビット線に接続されている複数の第１のメモリセルのうち、ワード線で選択された１つがもつカットオフ電流によって任意にきまり、
第３の電圧は、第４の電圧より、第３のスイッチトランジスタの閾値電圧分、低いことを特徴とする。

また請求項１４に記載の発明は、
複数の第３のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第９、第１０、第１１、第１２の入力端子を有する第３のプリチャージ回路とを備える第３のサブアレイを、マトリクス状に配置した第３のメモリセルアレイと、
外部アドレス信号を取り込み、第３のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第３のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
複数のメインビット線を、コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
第３のメモリセルは、記憶するデータに対応して、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極をサブビット線に接続された、または、ゲート電極をサブビット線に接続され、ソース電極とドレイン電極を短絡し、複数のワード線のうちの１本に接続された、Ｎチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第３のプリチャージ回路は、第９および第１０の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第１１および第１２の入力端子を、それぞれ第３および第４の制御信号に接続されており、第３および第４の制御信号が活性化すると、サブビット線とメインビット線を第６の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、本発明の請求項１に記載の発明と比べてメモリセルが大きくなるが、サブビット線への追加充電が不要になるので消費電流を削減でき、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

また請求項１５に記載の発明は、請求項１４に記載の半導体記憶装置において、
第３のプリチャージ回路は、第９の入力端子と第１０の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと第１０の入力端子の間に挿入された、第５のスイッチ手段からなり、
第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第１１の入力端子に接続されており、第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第１２の入力端子に接続されており、第５のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第１１の入力端子に接続されており、
第１１の入力端子に接続されている第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、第１２の入力端子に接続されている第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、第１、第２、第５のスイッチ手段は導通状態になり、
第５のスイッチ手段を介して電源電圧Ｖｄｄから転送された電荷を、第１０の入力端子に接続されているメインビット線の持つ容量と、第９の入力端子に接続されているサブビット線の持つ容量の間で再分配することで、サブビット線およびメインビット線を第６の電圧に充電し、
第１１の入力端子に接続されている第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、第１２の入力端子に接続されている第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、第１、第２のスイッチ手段は非導通状態になり、サブビット線とメインビット線は電気的に切断されることを特徴とする。

また請求項１６に記載の発明は、請求項１４または１５記載の半導体記憶装置において、
第３のメモリセルは、記憶されたデータに応じてゲート電極がサブビット線に接続され、ソース電極とドレイン電極を短絡してワード線が接続されている場合、ワード線の活性化を受けて、ゲート容量とサブビット線の持つ容量の間で起こる電荷の再分配にて、サブビット線の電圧を第７の電圧まで押し上げ、差動増幅回路おいて、第６の電圧を参照電圧として、第７の電圧が“Ｈ”レベルであると判定されるのに十分であることを特徴とする。

また請求項１７に記載の発明は、
複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１３、第１４、第１５の入力端子を有する第４のプリチャージ回路とを備える第４のサブアレイを、マトリクス状に配置した第４のメモリセルアレイと、
外部アドレス信号を取り込み、第４のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第４のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第６の制御信号群を生成する第４の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
複数のメインビット線を、コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
第１のメモリセルは、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルにサブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第４のプリチャージ回路は、第１３および第１４の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第１５の入力端子を、第６の制御信号に接続されており、第６の制御信号が活性化すると、メインビット線を第８の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、本発明の請求項１に記載の発明と比べて素子を２つ、制御信号を１本削減することで省面積化した、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

また請求項１８に記載の発明は、請求項１７に記載の半導体記憶装置において、
第４のプリチャージ回路は、第１３の入力端子と第１４の入力端子の間に挿入された第６のスイッチ手段と、電源電圧Ｖｄｄと第１３の入力端子の間に挿入された、第７のスイッチ手段からなり、
第６のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第１５の入力端子に接続されており、第７のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を接地電圧Ｖｓｓに接続されており、
第１５の入力端子に接続されている第６の制御信号が活性化状態(“Ｈ”レベル)にある場合は、第６のスイッチ手段は導通状態になり、第７のスイッチ手段は常に導通状態にあるので、メインビット線の電圧を第８の電圧に充電し、第８の電圧は、サブビット線の電圧より第６のスイッチ手段の閾値電圧分低くなることで、差動増幅回路において、第８の電圧を参照電圧としてサブビット線の電圧が“Ｈ”レベルであると判定されることを特徴とする。

また請求項１９に記載の発明は、
複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１６、第１７の入力端子を有する第５のプリチャージ回路とを備える第５のサブアレイを、マトリクス状に配置した第５のメモリセルアレイと、
外部アドレス信号を取り込み、第５のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第５のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
複数のメインビット線を、コラムアドレス選択信号群に応じて充電するための第６のプリチャージ回路を備え、
第１のメモリセルは、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルにサブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第５のプリチャージ回路は、第１６の入力端子をサブビット線に接続されて第１０の電圧に充電し、第１７の入力端子をメインビット線に接続されて第１１の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、本発明の請求項１に記載の発明に対して電流増加は否めないが、素子を２つ、制御信号を２本削減することで省面積化した、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

また請求項２０に記載の発明は、請求項１９に記載の半導体記憶装置において、
第５のプリチャージ回路は、電源電圧Ｖｄｄと第１６の入力端子の間に挿入された第８のスイッチ手段と、電源電圧Ｖｄｄと第１７の入力端子の間に挿入された、第９のスイッチ手段からなり、
第８のスイッチ手段は、ＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を接地電圧Ｖｓｓに接続されており、サブビット線の電圧を常に第９の電圧に充電し、第９のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を電源電圧Ｖｄｄに接続されていることを特徴とする。

また請求項２１に記載の発明は、
複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１８、第１９、第２０、第２１の入力端子を有する第７のプリチャージ回路とを備える第６のサブアレイを、マトリクス状に配置した第６のメモリセルアレイと、
外部アドレス信号を取り込み、第６のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
外部アドレス信号を取り込み、第６のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
ロウアドレス選択信号群とコラムアドレス選択信号群を取り込み、第７、第８の制御信号を生成する第５の制御回路と、
メインビット線の電圧の変化を増幅するアンプ回路と、
アンプ回路に接続され、メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
第２２、第２３、第２４の入力端子を有する第８のプリチャージ回路を備え、
第１のメモリセルは、ゲート電極を複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルにサブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
差動増幅回路は、第１および第２の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第３および第４の入力端子を、それぞれ第１および第２の制御信号に接続されており、第１および第２の制御信号が活性化すると、サブビット線の電圧とメインビット線の電圧の差を増幅し、
第７のプリチャージ回路は、第１８および第１９の入力端子を、それぞれサブビット線および複数のメインビット線のうちの１本に接続され、第２０および第２１の入力端子を、それぞれ第３および第４の制御信号に接続されており、
第８のプリチャージ回路は、第２２の入力端子を複数のメインビット線のうちの１本に接続され、第２３、第２４の入力端子を、それぞれ第７および第８の制御信号に接続されており、
第３および第４の制御信号が活性化すると、サブビット線とメインビット線を第１１の電圧に充電し、第３および第４の制御信号が非活性化した後、第７および第８の制御信号線が活性化すると、メインビット線の電圧のみ第１２の電圧に充電することを特徴とする。

このように構成された半導体記憶装置において、本発明の請求項１に記載の発明に対して素子増加、制御複雑化は否めないが、サブビット線を非活性化時に“Ｈ”レベルにする必要がないので低消費電流で、大容量かつ、高速にデータを読み出すことができるマスクＲＯＭを実現することができる。

また請求項２２に記載の発明は、請求項２１に記載の半導体記憶装置において、
第７のプリチャージ回路は、第１８の入力端子と第１９の入力端子の間に、互いに並列接続になるように挿入された第１０のスイッチ手段と、第１１のスイッチ手段と、電源電圧Ｖｄｄと第１８の入力端子の間に挿入された、第１２のスイッチ手段と、電源電圧Ｖｄｄと第１９の入力端子の間に挿入された第１３のスイッチ手段からなり、
第１０のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、そのゲート電極は第２０の入力端子に接続され、第１１、第１２、第１３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、それぞれのゲート電極を第２１の入力端子に接続されており、
第８のプリチャージ回路は、第２２の入力端子と電源電圧Ｖｄｄの間に挿入された第１４のスイッチ手段と、第２２の入力端子と接地電圧Ｖｓｓの間に挿入された第１５のスイッチ手段からなり、
第１４のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第７の制御信号に接続され、第１５のスイッチ手段は、ＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を第８の制御信号に接続され、
第２０の入力端子に接続されている第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、第２１の入力端子に接続されている第４の制御信号が活性化状態(“Ｌ”レベル)にある場合は、第１０、第１１のスイッチ手段は導通状態になり、かつ、第１２、第１３のスイッチ手段も導通状態になるので、サブビット線および、メインビット線を第１１の電圧に充電し、
第２２の入力端子に接続されている第７の制御信号が活性化状態(“Ｌ”レベル)になり、かつ、第２３の入力端子に接続されている第８の制御信号が活性化状態(“Ｈ”レベル)にある場合には、第１４のスイッチ手段と第１５のスイッチ手段がともに導通状態にあるので、メインビット線を第１２の電圧に充電し、
第１５の電圧は、第１４のスイッチ手段と第１５のスイッチ手段の電流駆動能力で一意に決まる電圧であり、差動増幅回路において、第１２の電圧を参照電圧としてサブビット線の電圧(第１１の電圧)が“Ｈ”レベルであると判定されることを特徴とする。

以上のように本発明は、上記従来の問題点を解決するもので、階層型ビット線構造を有し、メインビット線とサブビット線の間に差動増幅回路を挿入し、メインビットの電圧をサブビットの電圧より低く設定することで読み出し動作の安定化と大容量化を両立し、メモリセル電流が低減しても高速にデータを読み出すことができる半導体記憶装置を容易に提供する。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態における回路の概略図である。

図１において、１はメモリセルアレイ、２はワード線群ＷＬｋ＜ｉ＞（ｋ＝０〜ｙ、ｉ＝０〜ｎ）、３はメインビット線群ＭＢＬ＜ｊ＞（ｊ＝０〜ｍ）、４は複数のサブアレイ群ＭＳＡ＜ｉ,ｊ＞（ｉ＝０〜ｎ、ｊ＝０〜ｍ）である。メモリセルアレイ１は、複数のサブアレイ群４ＭＳＡ＜ｉ,ｊ＞にて構成される。メモリセルアレイ１において、コラム方向（すなわち、ｊの値が同じ方向）に並んだサブアレイ群４ＭＳＡ＜ｉ,ｊ＞には、ｊの値が共通なメインビット線群３ＭＢＬ＜ｊ＞が接続されている。

５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６は第１のデコード回路であり、入力バッファ５から出力されたロウアドレス選択信号に応じて、ワード線群２ＷＬｋ＜ｉ＞のうちの１本を選択する。７は第２のデコード回路であり、入力バッファ５から出力されたコラムアドレス選択信号に応じて、メインビット線群３ＭＢＬ＜ｊ＞のうちの１本を選択する。８はメインアンプであり、第２のデコード回路７を介して、メインビット線群３ＭＢＬ＜ｊ＞と接続されている。９はデータ出力バッファであり、メインアンプ８にて増幅された読み出しデータを、マスクＲＯＭ外部に伝達する。１０は第１の制御回路、１１ａはサブアンプ制御信号ＳＥＰｋ＜ｊ＞、１１ｂはサブアンプ制御信号ＳＥＮｋ＜ｊ＞であり、第１の制御回路１０は、ロウアドレス選択信号および、コラムアドレス選択信号に応じて、サブアンプ制御信号１１ａＳＥＰｋ＜ｊ＞およびサブアンプ制御信号１１ｂＳＥＮｋ＜ｊ＞を生成する。１２は第２の制御回路、１２ａはサブプリチャージ制御信号ＰＲＰｋ＜ｊ＞、１２ｂはサブプリチャージ制御信号ＰＲＮｋ＜ｊ＞であり、第２の制御回路１２は、ロウアドレス選択信号および、コラムアドレス選択信号に応じて、サブプリチャージ制御信号１２ａＰＲＰｋ＜ｊ＞およびサブプリチャージ制御信号１２ｂＰＲＮｋ＜ｊ＞を生成する。１３はメインビット線プリチャージ回路であり、非選択状態にあるメインビット線群３ＭＢＬ＜ｊ＞を“Ｌ”レベルに充電する。

次に図２、図３を参照しながら図１の動作を説明する。ここで図２は本発明の第１の実施の形態におけるサブアレイの概略図であり、図１におけるサブアレイ群４ＭＳＡ＜ｉ,ｊ＞のうちの１つであるＭＳＡ＜０,０＞を表している。図２において、１４はＮチャンネルＭＯＳ型トランジスタからなるメモリセル群ＭＣ０＜ｉ＞であり、メモリセル群ＭＣｋ＜ｉ＞（ｋ＝０〜ｙ、ｉ＝０〜ｎ）のうちｋ＝０なる一組を表す。１５はサブビット線ＳＢＬ０＜０＞であり、複数のサブビット線ＳＢＬｋ＜ｊ＞（ｋ＝０〜ｙ、ｊ＝０〜ｍ）のうちの１本を表している。１６はメインビット線ＭＢＬ＜０＞であり、ビット線群３ＭＢＬ＜ｊ＞のうちの１本を表す。１７はワード線群ＷＬ０＜ｉ＞であり、ワード線群２ＷＬｋ＜ｉ＞(ｋ＝０〜ｙ，ｉ＝０〜ｎ)のうち、ｋ＝０なる一組を表す。１８はサブアンプ回路であり、ＰチャンネルＭＯＳ型トランジスタＰＣ１、ＰＤ１、ＰＤ２および、ＮチャンネルＭＯＳ型トランジスタＮＣ１、ＮＤ１、ＮＤ２からなる差動増幅回路からなる。１９ａはサブアンプ制御信号ＳＥＰ０＜０＞であり、サブアンプ制御信号群１１ａＳＥＰｋ＜ｊ＞(ｋ＝０〜ｙ、ｊ＝０〜ｍ)のうちの１本を表し、１９ｂはサブアンプ制御信号ＳＥＮ０＜０＞であり、サブアンプ制御信号群１１ｂＳＥＮｋ＜ｊ＞（ｋ＝０〜ｙ、ｊ＝０〜ｍ）のうちの１本を表す。２０はサブプリチャージ回路、２１ａはサブプリチャージ制御信号ＰＲＰ０＜０＞であり、サブプリチャージ制御信号群１２ａＰＲＰｋ＜ｊ＞（ｋ＝０〜ｙ、ｊ＝０〜ｍ)のうちの１本を表し、２１ｂはサブプリチャージ制御信号ＰＲＮ０＜０＞であり、サブプリチャージ制御信号群１２ｂＰＲＮｋ＜ｊ＞（ｋ＝０〜ｙ、ｊ＝０〜ｍ)のうちの１本を表す。サブプリチャージ回路２０は、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ａＰＲＰ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＴ１と、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＮチャンネルＭＯＳ型トランジスタＮＴ１と、サブビット線１５ＳＢＬ０＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＣ２および、メインビット線１６ＭＢＬ＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＮチャンネルＭＯＳ型トランジスタＮＣ２からなる。

メモリセル群１４ＭＣ０＜ｉ＞（ｉ＝０〜ｎ）のゲート電極には、ワード線群１７ＷＬ０＜ｉ＞（ｉ＝０〜ｎ）が接続され、ソース電極には接地電圧Ｖｓｓが接続されている。ここでメモリセル群１４ＭＣ＜ｉ＞のドレイン電極とサブビット線１５ＳＢＬ０＜０＞がコンタクト素子にて接続されている場合（図２中、ＭＣ０＜０＞）にデータ“０”を記憶し、接続されていない場合（図２中、ＭＣ０＜ｎ＞）にはデータ”１“を記憶する。記憶するデータは、半導体製造工程にてプログラムされる。

以上のように構成された半導体記憶装置において、図３に示すタイミング動作(Ｔ１０〜Ｔ１９)を用いて説明する。ここでＴ１０〜Ｔ１４は、“０”データ読み出しを、Ｔ１５〜Ｔ１９は“１”データ読み出しを表している。

Ｔ１０以前および、Ｔ１４〜Ｔ１５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベル、メインビット線ＭＢＬ＜０＞の電圧は“Ｌ”レベルとなる。(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜ｊ＞は“Ｌ”レベルプリチャージされる)このとき、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”レベル、２１ｂＰＲＮ０＜０＞は“Ｌ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＣ２が導通状態となり、サブビット線１５ＳＢＬ０＜０＞は、サブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群１４ＭＣ０＜ｉ＞にて生じるカットオフ電流と、ＰチャンネルＭＯＳ型トランジスタＰＣ２の電流にて任意に決まる電圧になる。(図３中、中間電圧ＶＢ０と記す)また、サブアンプ制御信号１９ａＳＥＰ０＜０＞は“Ｈ”レベル、１９ｂＳＥＮ０＜０＞は“Ｌ”レベルにあるので、サブアンプ回路１８は停止状態にある。

Ｔ１０〜Ｔ１１および、Ｔ１５〜Ｔ１６；メインビット線プリチャージ、サブビット線とのイコライズ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択される。(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)ここで、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”→“Ｌ”→“Ｈ”レベル、２１ｂＰＲＮ０＜０＞は“Ｌ”→“Ｈ”→“Ｌ”レベルに遷移するワンショットパルス信号であり、この期間は、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｌ”、２１ｂＰＲＮ０＜０＞は“Ｈ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１および、ＮチャンネルＭＯＳ型トランジスタＮＣ２がそれぞれ導通状態になり、ＰチャンネルＭＯＳ型トランジスタＰＣ２が非導通状態になる。従って、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の電圧は、サブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群１４ＭＣ０＜ｉ＞にて生じるカットオフ電流と、ＮチャンネルＭＯＳ型トランジスタＮＣ２の電流にて任意に決まる値(＝電源電圧Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタＮＣ２の閾値電圧以下)になる。(図３中、中間電圧ＶＢ１と記す)
Ｔ１１〜１２、Ｔ１６〜Ｔ１７；サブビット線への追加充電期間
Ｔ１１およびＴ１６にて、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞および、２１ｂＰＲＮ０＜０＞は、それぞれ非活性化するので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１はおよび、ＮチャンネルＭＯＳ型トランジスタＮＣ２はそれぞれ非導通状態になり、ＰチャンネルＭＯＳ型トランジスタＰＣ２は導通状態になるので、メインビット線１６ＭＢＬ＜０＞の電圧は中間電圧ＶＢ１を保持したまま、サブビット線１５ＳＢＬ０＜０＞の電圧が中間電圧ＶＢ０になる。

Ｔ１２；ワード線選択（ “０”データ読み出し開始）
Ｔ１２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセル１４ＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ１３；サブアンプ起動(“０”データ読み出し完了)
Ｔ１３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１より十分低くなるよう、Ｔ１３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ１７；ワード線選択（ “１”データ読み出し開始）
Ｔ１７にてワード線１７ＷＬ０＜ｎ＞が活性化しても、サブビット線１５ＳＢＬ０＜０＞の電圧は中間電圧ＶＢ０を維持する。

Ｔ１８；サブアンプ起動(“１”データ読み出し完了)
Ｔ１８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１は、サブビット線１５ＳＢＬ０＜０＞の電圧ＶＢ０よりＮチャンネルＭＯＳ型トランジスタの閾値電圧分低いので、サブアンプ回路１８はメインビット線１６ＭＢＬ＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ１４、Ｔ１９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。また、サブアンプ制御信号１９ａＳＥＰ０＜０＞および、ＳＥＮ０＜０＞１９ｂが、それぞれ非活性化するので、サブビット線１５ＳＢＬ０＜０＞は中間電圧ＶＢ０に充電される。

以上のように本発明の第１の実施の形態における半導体記憶装置は、階層構造にてメインビット線とサブビット線の間に差動増幅回路を挿入し、メインビット線の電圧をサブビット線の電圧より低く設定することで、大容量化と動作の安定化を両立することができる。従ってメモリセル電流が低減しても高速にデータを読み出すことができる大容量マスクＲＯＭの実現を可能にする。

また、サブアンプ回路１８およびサブプリチャージ回路２０は、それぞれロウアドレス信号およびコラムアドレス信号にて選択されたサブアレイ群４ＭＳＡ＜ｉ，ｊ＞ごとに活性化するので、省電力化を図る効果もある。

（第２の実施の形態）
図４は、本発明の第２の実施の形態における回路の概略図である。

図４と本発明の第１の実施の形態における図１の違いは、第１のメモリアレイがメモリアレイ２２に、サブアレイ４がサブアレイ２３に置き換わり、第３の制御回路２４および、ソース制御信号群２５ＳＬｋ＜ｉ＞（ｋ＝０〜ｙ、ｉ＝０〜ｎ）が追加されていること以外にないので、詳細説明は省略する。

次に図５、図６を参照しながら図４の動作を説明する。ここで図５は本発明の第２の実施の形態におけるサブアレイの概略図であり、図２との違いは、メモリセル群１４がメモリセル群２６に置き換わり、ソース制御信号２７ＳＬ０＜ｉ＞（ｉ＝０〜ｎ）が追加されている以外にないので、詳細説明は省略する。ここでソース制御信号２７ＳＬ０＜ｉ＞は、ソース制御信号群２５ＳＬｋ＜ｉ＞(ｋ＝０〜ｙ，ｉ＝０〜ｎ)のうち、ｋ＝０なる一組を表す。

メモリセル群２６ＭＣ０＜ｉ＞（ｉ＝１〜ｎ）のゲート電極には、ワード線群１７ＷＬ０＜ｉ＞（ｉ＝１〜ｎ）が接続され、ソース電極にはソース制御信号２７ＳＬ０＜ｉ＞(ｉ＝０〜ｎ)が接続されている。ソース制御信号２７ＳＬ０＜ｉ＞の電圧は、メモリセル群２６ＭＣ０＜ｉ＞が選択されるときに接地電圧Ｖｓｓに遷移し、選択されないときにはメモリセル群２６ＭＣ０＜ｉ＞の閾値電圧を上げてカットオフ電流の発生を抑えるために設定された電圧(図６中、中間電圧ＶＢ２と記す)に遷移する。

ここでメモリセル群２６ＭＣ＜ｉ＞のドレイン電極とサブビット線１５ＳＢＬ０＜０＞がコンタクト素子にて接続されている場合（図５中、ＭＣ０＜０＞）にデータ“０”を記憶し、接続されていない場合（図５中、ＭＣ０＜ｎ＞）にはデータ”１“を記憶する。記憶するデータは、半導体製造工程にてプログラムされる。

以上のように構成された半導体記憶装置において、図６に示すタイミング動作(Ｔ２０〜Ｔ２９)を用いて説明する。ここでＴ２０〜Ｔ２４は、“０”データ読み出しを、Ｔ２５〜Ｔ２９は“１”データ読み出しを表している。図６と図３の違いは、ソース制御信号２６ＳＬ０＜０＞とＳＬ０＜ｎ＞が追加されている以外にない。

Ｔ２０以前および、Ｔ２４〜Ｔ２５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベル、メインビット線ＭＢＬ＜０＞の電圧は“Ｌ”レベルとなる(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜０＞は“Ｌ”レベルプリチャージされる)ここで、ソース制御信号２７ＳＬ０＜０＞およびＳＬ０＜ｎ＞は、メモリセル群２６ＭＣ０＜０＞およびＭＣ０＜ｎ＞のカットオフ電流を抑えるために設定された電圧(中間電圧ＶＢ２)になる。またサブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”レベル、ＰＲＮ０＜０＞２１ｂは“Ｌ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＣ２が導通状態となり、サブビット線１５ＳＢＬ０＜０＞の電圧は電源電圧Ｖｄｄになる。またサブアンプ制御信号１９ａＳＥＰ０＜０＞は“Ｈ”レベル、１９ｂＳＥＮ０＜０＞は“Ｌ”レベルにあるので、サブアンプ回路１８は停止状態にある。

Ｔ２０〜Ｔ２１および、Ｔ２５〜Ｔ２６；メインビット線プリチャージ、サブビット線とのイコライズ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択される。(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)ここで、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”→“Ｌ”→“Ｈ”レベル、ＰＲＮ０＜０＞２１ｂは“Ｌ”→“Ｈ”→“Ｌ”レベルに遷移するワンショットパルス信号であり、この期間は、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｌ”、２１ｂＰＲＮ０＜０＞は“Ｈ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１および、ＮチャンネルＭＯＳ型トランジスタＮＣ２がそれぞれ導通状態になり、ＰチャンネルＭＯＳ型トランジスタＰＣ２が非導通状態になる。同時に、ソース制御信号２７(Ｔ２０〜Ｔ２１ではＳＬ０＜０＞、Ｔ２５〜Ｔ２６ではＳＬ０＜ｎ＞)は接地電圧Ｖｓｓに遷移しているので、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の電圧は、Ｔ２０〜Ｔ２１ではサブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群２６ＭＣ０＜０＞にて生じるカットオフ電流と、ＮチャンネルＭＯＳ型トランジスタＮＣ２の電流にて任意に決まる値(＝電源電圧Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタＮＣ２の閾値電圧以下)になり、(図６中、中間電圧ＶＢ３と記す)Ｔ２５〜Ｔ２６では電源電圧Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタＮＣ２の閾値電圧となる。ここで、Ｔ２５〜Ｔ２６では、ソース制御信号ＳＬ０＜ｎ＞が接地電圧に遷移するが、メモリセルＭＣ０＜ｎ＞のトランジスタのドレインは開放されているので、サブビット線の電圧に影響しない。

Ｔ２１〜２２、Ｔ２６〜Ｔ２７；サブビット線への追加充電期間
Ｔ２１およびＴ２６にて、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞および、２１ｂＰＲＮ０＜０＞は、それぞれ非活性化するので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１はおよび、ＮチャンネルＭＯＳ型トランジスタＮＣ２はそれぞれ非導通状態になり、ＰチャンネルＭＯＳ型トランジスタＰＣ２は導通状態になる。従ってメインビット線１６ＭＢＬ＜０＞の電圧は中間電圧ＶＢ３を保持したまま、サブビット線１５ＳＢＬ０＜０＞の電圧は、Ｔ２１〜Ｔ２２ではＰチャンネルＭＯＳ型トランジスタＰＣ２の電流能力とメモリセル群２６ＭＣ０＜０＞にて生じるカットオフ電流で任意に決まる電圧(図６中、中間電圧ＶＢ４と記す)になり、Ｔ２６〜Ｔ２７では電源電圧Ｖｄｄになる。

Ｔ２２；ワード線選択（ “０”データ読み出し開始）
Ｔ２２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセルＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ２３；サブアンプ起動(“０”データ読み出し完了)
Ｔ２３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ３より十分低くなるよう、Ｔ２３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ２７；ワード線選択（ “１”データ読み出し開始）
Ｔ２７にてワード線１７ＷＬ０＜ｎ＞が活性化しても、サブビット線１５ＳＢＬ０＜０＞の電圧は電源電圧Ｖｄｄを維持する。

Ｔ２８；サブアンプ起動(“１”データ読み出し完了)
Ｔ２８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧(＝電源電圧Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタの閾値電圧)は、サブビット線１５ＳＢＬ０＜０＞の電圧(＝電源電圧Ｖｄｄ)より低いので、メインビット線１６ＭＢＬ＜０＞の電圧を接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ２４、Ｔ２９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。またソース制御信号２７ＳＬ０＜ｉ＞も中間電圧ＶＢ２に遷移するので、サブビット線１５ＳＢＬ０＜０＞の電圧は、電源電圧Ｖｄｄになる。

以上のように本発明の第２の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と比べて回路規模が大きくなり、制御も複雑になっていることは否めないが、メモリセルにて生じるカットオフ電流を制限できるので低消費電力であり、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

（第３の実施の形態）
図７は、本発明の第３の実施の形態における回路の概略図である。

図７と本発明の第１の実施の形態における図１の違いは、メモリアレイ１がメモリアレイ２８に、サブアレイ４がサブアレイ２９に置換されている以外にないので、詳細説明は省略する。

次に図８、図９を参照しながら図７の動作を説明する。ここで図８は本発明の第３の実施の形態におけるサブアレイの概略図であり、図２との違いは、メモリセル群１４がメモリセル群３０に、サブプリチャージ回路２０がサブプリチャージ回路３１に置換されている以外にない。

サブプリチャージ回路３１は、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ａＰＲＰ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＴ１と、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＮチャンネルＭＯＳ型トランジスタＮＴ１と、メインビット線１６ＭＢＬ＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＮチャンネルＭＯＳ型トランジスタＮＣ２からなる。

メモリセル群３０ＭＣ０＜ｉ＞（ｉ＝１〜ｎ）は、記憶するデータに応じて、
ゲート電極にワード線群１７ＷＬ０＜ｉ＞（ｉ＝１〜ｎ）が接続され、ソース電極が接地電圧Ｖｓｓに接続され、ドレイン電極がサブビット線１５ＳＢＬ０＜０＞に接続される(＝“０”データを記憶)か、または、ゲート電極がサブビット線１５ＳＢＬ０＜０＞に接続され、ソース電極とドレイン電極がそれぞれ短絡した上で、ワード線群１７ＷＬ０＜ｉ＞に接続されている。(＝“１”データを記憶)記憶するデータは、半導体製造工程にてプログラムされる。

以上のように構成された半導体記憶装置において、図９に示すタイミング動作(Ｔ３０〜Ｔ３９)を用いて説明する。ここでＴ３０〜Ｔ３４は、“０”データ読み出しを、Ｔ３５〜Ｔ３９は“１”データ読み出しを表している。

Ｔ３０以前および、Ｔ３４〜Ｔ３５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベル、メインビット線ＭＢＬ０の電圧は“Ｌ”レベルとなる(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜ｊ＞は“Ｌ”レベルにプリチャージされる)このとき、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”レベル、２１ｂＰＲＮ０＜０＞は“Ｌ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１および、ＮチャンネルＭＯＳ型トランジスタＮＣ２は非導通状態であり、サブビット線１５ＳＢＬ０＜０＞はＨｉｚ状態となるが、サブアンプ制御信号１９ａＳＥＰ０＜０＞は“Ｈ”レベル、１９ｂＳＥＮ０＜０＞は“Ｌ”レベルにあるので、サブアンプ回路１８は停止状態であり、動作不具合を引き起こすことはない。

Ｔ３０〜Ｔ３１および、Ｔ３５〜Ｔ３６；メインビット線プリチャージ、サブビット線とのイコライズ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択される。(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)ここで、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”→“Ｌ”→“Ｈ”レベル、ＰＲＮ０＜０＞２１ｂは“Ｌ”→“Ｈ”→“Ｌ”レベルに遷移するワンショットパルス信号であり、この期間は、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｌ”、２１ｂＰＲＮ０＜０＞は“Ｈ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１および、ＮチャンネルＭＯＳ型トランジスタＮＣ２がそれぞれ導通状態になる。従って、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の電圧は、サブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群３０ＭＣ０＜ｉ＞にて生じるカットオフ電流と、ＮチャンネルＭＯＳ型トランジスタＮＣ２の電流にて任意に決まる値(＝電源電圧Ｖｄｄ−ＮチャンネルＭＯＳ型トランジスタＮＣ２の閾値電圧以下)になる(図３中、中間電圧ＶＢ５と記す)
Ｔ３２；ワード線選択（ “０”データ読み出し開始）
Ｔ３２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセル３０ＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ３３；サブアンプ起動(“０”データ読み出し完了)
Ｔ３３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１より十分低くなるよう、Ｔ３３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ３７；ワード線選択（ “１”データ読み出し開始）
Ｔ３７にてワード線１７ＷＬ０＜ｎ＞が活性化すると同時に、メモリセル３０ＭＣ０＜ｎ＞のゲート容量とサブビット線の容量との間で電荷の再分配が起こり、サブビット線１５ＳＢＬ０＜０＞の電圧を任意のレベルまで引き上げる。(図９中、ＶＢ６と記す)
Ｔ３８；サブアンプ起動(“１”データ読み出し完了)
Ｔ３８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ５は、サブビット線１５ＳＢＬ０＜０＞の電圧ＶＢ６より十分低いので、サブアンプ回路１８はメインビット線１６ＭＢＬ＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ３４、Ｔ３９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。

以上のように本発明の第３の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と比べてメモリセルが大きくなるが、サブビット線への追加充電が不要になるので消費電流を削減でき、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

（第４の実施の形態）
図１０は、本発明の第４の実施の形態における回路の概略図である。
図１０と本発明の第１の実施の形態における図１の違いは、メモリアレイ１がメモリアレイ３２に、サブアレイ４がサブアレイ３３に、第２の制御回路１１が第４の制御回路３４に、サブプリチャージ制御信号１２ａ、１２ｂがサブプリチャージ制御信号３５に置換されている以外にないので、詳細説明は省略する。

次に図１１、図１２を参照しながら図１０の動作を説明する。ここで図１１は本発明の第４の実施の形態におけるサブアレイの概略図であり、図２との違いは、サブプリチャージ回路２０がサブプリチャージ回路３６に、サブプリチャージ制御信号２１ａ、２１ｂがサブプリチャージ制御信号３７に置換されている以外にない。

サブプリチャージ回路３６は、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号３７ＰＲＮ０＜０＞に接続されたＮチャンネルＭＯＳ型トランジスタＮＴ２と、サブビット線１５ＳＢＬ０＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極を接地された、ＰチャンネルＭＯＳ型トランジスタＰＣ３からなる。

以上のように構成された半導体記憶装置において、図１２に示すタイミング動作(Ｔ４０〜Ｔ４９)を用いて説明する。ここでＴ４０〜Ｔ４４は、“０”データ読み出しを、Ｔ４５〜Ｔ４９は“１”データ読み出しを表している。

Ｔ４０以前および、Ｔ４４〜Ｔ４５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベル、メインビット線ＭＢＬ＜０＞の電圧は“Ｌ”レベルとなる。(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜ｊ＞は“Ｌ”レベルプリチャージされる)このとき、サブプリチャージ制御信号３７ＰＲＮ０＜０＞は“Ｌ”レベルにあるので、ＮチャンネルＭＯＳ型トランジスタＮＴ２は非導通状態にあり、ＰチャンネルＭＯＳ型トランジスタＰＣ３は常に導通状態であるので、サブビット線１５ＳＢＬ０＜０＞の電圧は、ＰチャンネルＭＯＳ型トランジスタＰＣ３の電流能力と、サブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群１４ＭＣ０＜ｉ＞で発生するカットオフ電流にて任意に決まる。(図１２中、中間電圧ＶＢ７と記す)
Ｔ４０〜Ｔ４１および、Ｔ４５〜Ｔ４６；メインビット線プリチャージ、サブビット線とのイコライズ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択される。(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)ここで、サブプリチャージ制御信号３４ＰＲＮ０＜０＞は“Ｌ”→“Ｈ”→“Ｌ”レベルに遷移するワンショットパルス信号であり、この期間は“Ｈ”レベルにあるので、ＮチャンネルＭＯＳ型トランジスタＮＴ２が導通状態になる。従って、サブビット線１５ＳＢＬ０＜０＞の電圧は中間電圧ＶＢ７を維持し、メインビット線１６ＭＢＬ＜０＞の電圧は、ＮチャンネルＭＯＳ型トランジスタＮＴ２を介してサブビット線１５ＳＢＬ０＜０＞に短絡されるので、中間電圧ＶＢ７−ＮチャンネルＭＯＳ型トランジスタＮＴ２の閾値電圧(図１２中、中間電圧ＶＢ８と記す)になる。

Ｔ４２；ワード線選択（ “０”データ読み出し開始）
Ｔ４２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセル１４ＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ４３；サブアンプ起動(“０”データ読み出し完了)
Ｔ４３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ７より十分低くなるよう、Ｔ４３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ４７；ワード線選択（ “１”データ読み出し開始）
Ｔ４７にてワード線１７ＷＬ０＜ｎ＞が活性化しても、サブビット線１５ＳＢＬ０＜０＞の電圧は中間電圧ＶＢ７を維持する。

Ｔ４８；サブアンプ起動(“１”データ読み出し完了)
Ｔ４８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ８は、サブビット線１５ＳＢＬ０＜０＞の電圧ＶＢ７よりＮチャンネルＭＯＳ型トランジスタＮＴ２の閾値電圧分低いので、サブアンプ回路１８はメインビット線１６ＭＢＬ＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ４４、Ｔ４９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。また、サブアンプ制御信号１９ａＳＥＰ０＜０＞および、ＳＥＮ０＜０＞１９ｂが、それぞれ非活性化するので、サブビット線１５ＳＢＬ０＜０＞は中間電圧ＶＢ７に充電される。

以上のように本発明の第４の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と比べて素子を２つ、制御信号を１本削減することで省面積化した、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

（第５の実施の形態）
図１３は、本発明の第５の実施の形態における回路の概略図である。

図１３と本発明の第１の実施の形態における図１の違いは、メモリアレイ１がメモリアレイ３８に、サブアレイ４がサブアレイ３９に置換されて、第２の制御回路１１および、サブプリチャージ制御信号１２ａＰＲＰｋ＜ｉ＞、および１２ｂＰＲＮｋ＜ｉ＞が削除されている以外にないので、詳細説明は省略する。

次に図１４、図１５を参照しながら図１３の動作を説明する。ここで図１４は本発明の第５の実施の形態におけるサブアレイの概略図であり、図２との違いは、サブプリチャージ回路２０がサブプリチャージ回路４０に置換され、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞および、２１ｂＰＲＮ０＜０＞が削除されている以外にない。

サブプリチャージ回路４０は、サブビット線１５ＳＢＬ０＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極を接地電圧Ｖｓｓに接続されたＰチャンネルＭＯＳ型トランジスタＰＣ３と、メインビット線１６ＭＢＬ＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極を電源電圧Ｖｄｄに接続されたＮチャンネルＭＯＳ型トランジスタＮＣ３からなる。

以上のように構成された半導体記憶装置において、図１５に示すタイミング動作(Ｔ５０〜Ｔ５９)を用いて説明する。ここでＴ５０〜Ｔ５４は、“０”データ読み出しを、Ｔ５５〜Ｔ５９は“１”データ読み出しを表している。

Ｔ５０以前および、Ｔ５４〜Ｔ５５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベルにある。サブビット線１５ＳＢＬ０＜０＞の電圧は、ＰチャンネルＭＯＳ型トランジスタＰＣ３の電流能力とメモリセル群１４ＭＣ０＜ｉ＞にて発生するカットオフ電流にて任意に決まる電圧にあり(図１５中、中間電圧ＶＢ９と記す)、メインビット線ＭＢＬ＜０＞の電圧は“Ｌ”レベルとなる(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜ｊ＞は“Ｌ”レベルプリチャージされる)
Ｔ５０〜Ｔ５１および、Ｔ５５〜Ｔ５６；メインビット線プリチャージ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択され(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)、ＮチャンネルＭＯＳ型トランジスタＮＣ３にて“Ｈ”レベルに充電される(図１５中、中間電圧ＶＢ１０と記す)
Ｔ５２；ワード線選択（ “０”データ読み出し開始）
Ｔ５２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセル１４ＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ５３；サブアンプ起動(“０”データ読み出し完了)
Ｔ５３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１０より十分低くなるよう、Ｔ５３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ５７；ワード線選択（ “１”データ読み出し開始）
Ｔ５７にてワード線１７ＷＬ０＜ｎ＞が活性化しても、サブビット線１５ＳＢＬ０＜０＞の電圧は中間電圧ＶＢ９を維持する。

Ｔ５８；サブアンプ起動(“１”データ読み出し完了)
Ｔ５８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１０は、サブビット線１５ＳＢＬ０＜０＞の電圧ＶＢ９よりＮチャンネルＭＯＳ型トランジスタＮＣ３の閾値電圧分低いので、サブアンプ回路１８はメインビット線１６ＭＢＬ＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ５４、Ｔ５９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。また、サブアンプ制御信号１９ａＳＥＰ０＜０＞および、ＳＥＮ０＜０＞１９ｂが、それぞれ非活性化するので、サブビット線１５ＳＢＬ０＜０＞は中間電圧ＶＢ９に充電される。

以上のように本発明の第５の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と比べて電流増加は否めないが、素子を２つ、制御信号を２本削減することで省面積化した、記憶容量がより大きく、かつ、高速にデータを読み出すことができるマスクＲＯＭの実現が可能になる。

（第６の実施の形態）
図１６は、本発明の第６の実施の形態における回路の概略図である。

図１６と本発明の第１の実施の形態における図１の違いは、メモリアレイ１がメモリアレイ４１に、サブアレイ４がサブアレイ４２に置換されており、４３は第５の制御回路、４４ａはメインビット線制御信号ＭＢＰｋ＜ｊ＞(ｋ＝０〜ｙ，ｊ＝０〜ｍ)、４４ｂはメインビット線制御信号ＭＢＮｋ＜ｊ＞(ｋ＝０〜ｙ，ｊ＝０〜ｍ)を追加していることである。第５の制御回路４３は、ロウアドレス選択信号および、コラムアドレス選択信号に応じて、メインビット線制御信号４４ａＭＢＰｋ＜ｊ＞および、４４ｂＭＢＮｋ＜ｊ＞を生成する。

次に図１７、図１８を参照しながら図１６の動作を説明する。ここで図１７は本発明の第６の実施の形態におけるサブアレイの概略図であり、図２との違いは、サブプリチャージ回路２０がサブプリチャージ回路４５に置換され、４６はメインビット線制御回路、４７ａはメインビット線制御信号ＭＢＰ０＜０＞、４７ｂはメインビット線制御信号ＭＢＮ０＜０＞が追加されていることである。

サブプリチャージ回路４５は、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ａＰＲＰ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＴ１と、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＮチャンネルＭＯＳ型トランジスタＮＴ１と、サブビット線１５ＳＢＬ０＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をサブプリチャージ制御信号２１ｂＰＲＮ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＣ２および、メインビット線１６ＭＢＬ＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をサブプリチャージ制御信号２１ａＰＲＰ０＜０＞に接続された、ＰチャンネルＭＯＳ型トランジスタＰＣ４からなる。メインビット線制御回路４６は、メインビット線１６ＭＢＬ＜０＞と電源電圧Ｖｄｄの間に挿入され、ゲート電極をメインビット線制御信号４７ａＭＢＰ０＜０＞に接続されたＰチャンネルＭＯＳ型トランジスタＰＣ５と、メインビット線１６ＭＢＬ＜０＞と接地電圧Ｖｓｓの間に挿入され、ゲート電極をメインビット線４７ｂＭＢＮ０＜０＞に接続されたＮチャンネルＭＯＳ型トランジスタＮＣ４からなる。

以上のように構成された半導体記憶装置において、図１６に示すタイミング動作(Ｔ６０〜Ｔ６９)を用いて説明する。ここでＴ６０〜Ｔ６４は、“０”データ読み出しを、Ｔ６５〜Ｔ６９は“１”データ読み出しを表している。

Ｔ６０以前および、Ｔ６４〜Ｔ６５；初期状態。ロウアドレス信号および、コラムアドレス信号の全てが非活性化状態にある。従って、ワード線１７ＷＬ０＜１＞およびＷＬ０＜ｎ＞の電圧は“Ｌ”レベル、メインビット線ＭＢＬ＜０＞の電圧は“Ｌ”レベルとなる(メインビット線プリチャージ回路１３にて、非選択状態のメインビット線群３ＭＢＬ＜ｊ＞は“Ｌ”レベルプリチャージされる)このとき、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”レベル、２１ｂＰＲＮ０＜０＞は“Ｌ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＣ２は非導通状態であり、サブビット線１５ＳＢＬ０＜０＞はＨｉｚ状態にあるが、サブアンプ回路１８は停止しており問題ない。

Ｔ６０〜Ｔ６１および、Ｔ６５〜Ｔ６６；メインビット線プリチャージ、サブビット線とのイコライズ期間
ロウアドレス信号および、コラムアドレス信号のうち、それぞれ１本が活性化し、メインビット線１６ＭＢＬ＜０＞が選択される。(メインビット線プリチャージ回路１３による、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が停止される)ここで、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｈ”→“Ｌ”→“Ｈ”レベル、２１ｂＰＲＮ０＜０＞は“Ｌ”→“Ｈ”→“Ｌ”レベルに遷移するワンショットパルス信号であり、この期間は、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞は“Ｌ”、２１ｂＰＲＮ０＜０＞は“Ｈ”レベルにあるので、ＰチャンネルＭＯＳ型トランジスタＰＴ１、ＮチャンネルＭＯＳ型トランジスタＮＴ１および、ＰチャンネルＭＯＳ型トランジスタＰＣ２および、ＰチャンネルＭＯＳ型トランジスタＰＣ４が、それぞれ導通状態になる。従って、サブビット線１５ＳＢＬ０＜０＞とメインビット線１６ＭＢＬ＜０＞の電圧は、サブビット線１５ＳＢＬ０＜０＞に接続されるメモリセル群１４ＭＣ０＜ｉ＞にて生じるカットオフ電流と、ＰチャンネルＭＯＳ型トランジスタＮＣ２およびＰチャンネルＭＯＳ型トランジスタＰＣ４の電流にて任意に決まる値になる(図１６中、中間電圧ＶＢ１１と記す)。

Ｔ６１〜６２、Ｔ６６〜Ｔ６７；メインビット線への追加充電期間
Ｔ６１およびＴ６６にて、サブプリチャージ制御信号２１ａＰＲＰ０＜０＞および、２１ｂＰＲＮ０＜０＞はそれぞれ非活性化し、メインビット線制御信号４７ａＭＢＰ０＜０＞および、４７ｂＭＢＮ０＜０＞はそれぞれ活性化する(メインビット線制御信号４７ａＭＢＰ０＜０＞は“Ｈ”→“Ｌ”→“Ｈ”、４７ｂＭＢＮ０＜０＞は“Ｌ”→“Ｈ”→“Ｌ”なるワンショットパルス信号)ので、メインビット線制御回路におけるＰチャンネルＭＯＳ型トランジスタＰＣ５および、ＮチャンネルＭＯＳ型トランジスタＮＣ４は、それぞれ導通状態になる。従ってメインビット線１６ＭＢＬ＜０＞の電圧は、ＰチャンネルＭＯＳ型トランジスタＰＣ５の電流能力とＮチャンネルＭＯＳ型トランジスタＮＣ４の電流能力で一義に決まる。(図１６中、中間電圧ＶＢ１２と記す)ここで中間電圧ＶＢ１２が中間電圧ＶＢ１１より「低く」なるように、ＰチャンネルＭＯＳ型トランジスタＰＣ５および、ＮチャンネルＭＯＳ型トランジスタＮＣ４の電流能力は調整されている。

Ｔ６２；ワード線選択（ “０”データ読み出し開始）
Ｔ６２にてワード線１７ＷＬ０＜０＞が活性化すると、メモリセル１４ＭＣ０＜０＞を介して、サブビット線１５ＳＢＬ０＜０＞の電圧が接地電圧Ｖｓｓに向かって、少しずつ引き下げられていく。

Ｔ６３；サブアンプ起動(“０”データ読み出し完了)
Ｔ６３にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルに遷移し、サブアンプ回路１８を起動する。サブビット線１５ＳＢＬ０＜０＞の電圧が、メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１２より十分低くなるよう、Ｔ６３のタイミングを調整すれば、サブアンプ回路１８はサブビット線１５ＳＢＬ０＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げ、メインビット線１６ＭＢＬ＜０＞の電圧“Ｈ”レベルと認識して電源電圧Ｖｄｄまで引き上げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｈ”レベルは、“０”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ６７；ワード線選択（ “１”データ読み出し開始）
Ｔ６７にてワード線１７ＷＬ０＜ｎ＞が活性化しても、サブビット線１５ＳＢＬ０＜０＞の電圧は中間電圧ＶＢ１１を維持する。

Ｔ６８；サブアンプ起動(“１”データ読み出し完了)
Ｔ６８にてサブアンプ制御信号１９ａＳＥＰ０＜０＞が“Ｌ”レベル、１９ｂＳＥＮ０＜０＞が“Ｈ”レベルにそれぞれ活性化し、サブアンプ回路１８を起動する。メインビット線１６ＭＢＬ＜０＞の電圧ＶＢ１２は、サブビット線１５ＳＢＬ０＜０＞の電圧ＶＢ１１より低くなるよう調整されているので、サブアンプ回路１８はメインビット線１６ＭＢＬ＜０＞の電圧を“Ｌ”レベルと認識して接地電圧Ｖｓｓまで引き下げる。

メインビット線１６ＭＢＬ＜０＞＝“Ｌ”レベルは、“１”データとしてメインアンプ８およびデータ出力バッファ９を介してマスクＲＯＭ外に出力される。

Ｔ６４、Ｔ６９；読み出し動作終了
ロウアドレス信号および、コラムアドレス信号が、それぞれ非活性化するので、メインビット線プリチャージ回路１３により、メインビット線１６ＭＢＬ＜０＞への“Ｌ”レベル充電が再開される。

以上のように本発明の第６の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と比べてエリアペナルティが大きいことは否めないが、サブビット線を非活性化時に“Ｈ”レベルにする必要がないので消費電力を削減でき、大容量かつ、高速にデータを読み出すことができるマスクＲＯＭを実現することができる。

本発明に係る半導体記憶装置は、階層型ビット線構造を有し、メインビット線とサブビット線の間に差動増幅回路を備え、メインビット線の電圧をサブビット線の電圧より低く設定する手法を有し、読み出し動作の安定化と大容量化を両立すると共に、メモリセル電流が低減しても高速にデータを読み出すことが出来る回路技術等として有用である。

本発明の第１の実施の形態における半導体装置の概略図である。 第1の実施の形態におけるサブアレイの概略図である。 第1の実施の形態における動作波形の概略図である。 本発明の第２の実施の形態における半導体装置の概略図である。 第２の実施の形態におけるサブアレイの概略図である。 第２の実施の形態における動作波形の概略図である。 本発明の第３の実施の形態における半導体装置の概略図である。 第３の実施の形態におけるサブアレイの概略図である。 第３の実施の形態における動作波形の概略図である。 本発明の第４の実施の形態における半導体装置の概略図である。 第４の実施の形態におけるサブアレイの概略図である。 第４の実施の形態における動作波形の概略図である。 本発明の第５の実施の形態における半導体装置の概略図である。 第５の実施の形態におけるサブアレイの概略図である。 第５の実施の形態における動作波形の概略図である。 本発明の第６の実施の形態における半導体装置の概略図である。 第６の実施の形態におけるサブアレイの概略図である。 第６の実施の形態における動作波形の概略図である。 従来例における半導体記憶装置の概略図である。 従来例におけるサブアレイの概略図である。 従来例における動作波形の概略図である。

符号の説明

１ メモリセルアレイ
２ ワード線群
３ メインビット線群
４ サブアレイ群
５ 入力バッファ
６ 第１のデコード回路
７ 第２のデコード回路
８ メインアンプ
９ データ出力バッファ
１０ 第１の制御回路
１１ａ、１１ｂ サブアンプ制御信号群
１２ 第２の制御回路
１３ メインビット線プリチャージ回路
１４ メモリセル群
１５ サブビット線
１６ メインビット線
１７ ワード線群
１８ サブアンプ回路（差動増幅器）
１９ａ、１９ｂ サブアンプ制御信号
２０ サブプリチャージ回路
２１ａ、２１ｂ サブプリチャージ制御信号
２２ メモリセルアレイ
２３ サブアレイ
２４ 第３の制御回路
２５ ソース制御信号群
２６ メモリセル群
２７ ソース制御信号
２８ メモリセルアレイ
２９ サブアレイ
３０ メモリセル群
３１ サブプリチャージ回路
３２ メモリアレイ
３３ サブアレイ
３４ 第４の制御回路
３５ サブプリチャージ制御信号群
３６ サブプリチャージ回路
３７ サブプリチャージ制御信号
３８ メモリアレイ
３９ サブアレイ
４０ サブプリチャージ回路
４１ メモリアレイ
４２ サブアレイ
４３ 第５の制御回路
４４ａ、４４ｂ メインビット線制御信号群
４５ サブプリチャージ回路
４６ メインビット線制御回路
４７ａ、４７ｂ メインビット線制御信号
４８ メモリアレイ
４９ サブアレイ群
５０ ロウブロック選択信号群
５１ センスアンプ
５２ プリチャージ回路
５３ リーク電流補充回路
５４ メモリセル群
５５ サブビット線
５６ メインビット線
５７ ワード線群
５８ ロウブロック選択信号

Claims (22)

1. 複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第５、第６、第７、第８の入力端子を有する第１のプリチャージ回路とを備える第１のサブアレイを、マトリクス状に配置した第１のメモリセルアレイと、
   外部アドレス信号を取り込み、前記第１のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
   外部アドレス信号を取り込み、前記第１のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
   前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
   前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
   前記メインビット線の電圧の変化を増幅するアンプ回路と、
   前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
   前記複数のメインビット線を、前記コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
   前記第１のメモリセルは、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルに前記サブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
   前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
   前記第１のプリチャージ回路は、前記第５および第６の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第７および第８の入力端子を、それぞれ前記第３および第４の制御信号に接続されており、前記第３および第４の制御信号が活性化すると、前記サブビット線と前記メインビット線を第１の電圧に充電し、前記第３および第４の制御信号線が非活性化すると、前記サブビット線のみを第２の電圧に充電することを特徴とする半導体記憶装置。
2. 前記第１のプリチャージ回路は、前記第５の入力端子と前記第６の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと前記第５の入力端子の間に挿入された、第３のスイッチ手段と、電源電圧Ｖｄｄと前記第６の入力端子の間に挿入された、第４のスイッチ手段からなり、
   前記第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、前記第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第８の入力端子に接続されており、前記第３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、前記第４のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、
   前記第７の入力端子に接続されている前記第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、前記第８の入力端子に接続されている前記第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、前記第１、第２、第４のスイッチ手段は導通状態になり、前記第３のスイッチ手段は非導通状態になるので、前記第５の入力端子に接続されている前記サブビット線を、前記第６の入力端子に接続されている前記メインビット線とともに前記第４のスイッチ手段を介して電源電圧Ｖｄｄに接続することで、前記サブビット線を前記第１の電圧に充電し、
   前記第７の入力端子に接続されている前記第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、前記第８の入力端子に接続されている前記第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、前記第１、第２、第４のスイッチ手段は非導通状態になり、前記第３のスイッチ手段は導通状態になるので、前記サブビット線は前記第３のスイッチ手段を介して電源電圧Ｖｄｄに接続され、前記第２の電圧に充電されることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記第１の電圧は、前記第４のスイッチ手段の電流駆動能力と、前記サブビット線に接続されている前記複数の第１のメモリセルがもつカットオフ電流によって任意に決まるが、“電源電圧Ｖｄｄ−前記第４のスイッチ手段の閾値電圧”より低くなることを特徴とする、請求項１または２記載の半導体記憶装置。
4. 前記第２の電圧は、前記第３のスイッチ手段の電流駆動能力と、前記サブビット線に接続されている前記複数の第１のメモリセルがもつカットオフ電流によって任意に決まるが、前記第１の電圧と比較して少なくとも前記第４のスイッチ手段の閾値電圧分は高くなり、
   前記差動増幅回路において、前記第１の電圧を参照電圧として、前記第２の電圧が“Ｈ”レベルであると判定されるのに十分であることを特徴とする、請求項１、２または３記載の半導体記憶装置。
5. 前記第１および第２の制御信号は、前記ワード線の活性化した後に活性化する信号であり、
   前記第３および第４の制御信号は、外部クロックに同期して活性化し、前記ワード線が活性化する前に非活性化するパルス信号であり、
   そのパルス幅は、前記サブビット線と前記メインビット線が、前記第１の電圧に充電されるのに十分な時間を確保しており、
   前記第３および第４の制御信号が非活性化してから、前記ワード線が活性化するまでの時間差は、前記サブビット線が前記第２の電圧に充電されるのに十分な時間を確保していることを特徴とする、請求項１〜４のいずれか１項記載の半導体記憶装置。
6. 前記第２のプリチャージ回路は、非活性化状態にある前記メインビット線を“Ｌ”レベルに充電しておくことを特徴とする、請求項１〜５のいずれか１項記載の半導体記憶装置。
7. 前記第３のスイッチ手段の電流能力は、前記第１の電圧と前記第２の電圧の差が前記差動増幅回路の検知レベルに応じて調整されることを特徴とする、請求項１〜６のいずれか１項記載の半導体記憶装置。
8. 前記第４のスイッチ手段の電流駆動能力は、前記第１のメモリセルの電流駆動能力より小さく、前記第１のメモリセルのカットオフ電流より十分大きくなるように調整されることを特徴とする、請求項１〜６のいずれか１項記載の半導体記憶装置。
9. 前記サブビット線に接続される前記第１のメモリセルの総数は、前記第１のメモリセルのカットオフ電流の総量が、前記第４のスイッチ手段の電流駆動能力より十分小さくなるように調整されていることを特徴とする、請求項１〜６のいずれか１項記載の半導体記憶装置。
10. 複数の第２のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第５、第６、第７、第８の入力端子を有する第１のプリチャージ回路とを備える第２のサブアレイを、マトリクス状に配置した第２のメモリセルアレイと、
    外部アドレス信号を取り込み、前記第２のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
    外部アドレス信号を取り込み、前記第２のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
    前記ロウアドレス選択信号群を取り込み、第５の制御信号群を生成する第３の制御回路と、
    前記メインビット線の電圧の変化を増幅するアンプ回路と、
    前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
    前記複数のメインビット線を、前記コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
    前記第２のメモリセルは、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を前記第５の制御信号群に接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルに前記サブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
    前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
    前記第１のプリチャージ回路は、前記第５および第６の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第７および第８の入力端子を、それぞれ前記第３および第４の制御信号に接続されており、前記第３および第４の制御信号が活性化すると、前記サブビット線と前記メインビット線を第３の電圧に充電し、前記第３および第４の制御信号線が非活性化すると、前記サブビット線のみを第４の電圧に充電することを特徴とする半導体記憶装置。
11. 前記第５の制御信号は、前記ロウアドレス選択信号が選択する、前記複数のワード線のうちの１本と同じ列に配置されている前記第２のメモリセル群のソース電極を、前記第２のメモリセル群のうちのひとつがアクセスされる場合には活性化状態(＝第５の電圧)になり、前記第２のメモリセル群の全てがアクセスされない場合には非活性化状態(＝接地電圧Ｖｓｓ)になり、前記第５の電圧は、前記第２のメモリセルにおける閾値電圧を上げ、カットオフ電流の発生を抑えることを特徴とする、請求項１０記載の半導体記憶装置。
12. 前記第１のプリチャージ回路は、前記第５の入力端子と前記第６の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと前記第５の入力端子の間に挿入された、第３のスイッチ手段と、電源電圧Ｖｄｄと前記第６の入力端子の間に挿入された、第４のスイッチ手段からなり、
    前記第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、前記第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第８の入力端子に接続されており、前記第３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、前記第４のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の入力端子に接続されており、
    前記第７の入力端子に接続されている前記第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、前記第８の入力端子に接続されている前記第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、前記第１、第２、第４のスイッチ手段は導通状態になり、前記第３のスイッチ手段は非導通状態になるので、前記第５の入力端子に接続されている前記サブビット線を、前記第６の入力端子に接続されている前記メインビット線とともに前記第４のスイッチ手段を介して電源電圧Ｖｄｄに接続することで、前記サブビット線を前記第３の電圧に充電し、
    前記第７の入力端子に接続されている前記第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、前記第８の入力端子に接続されている前記第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、前記第１、第２、第４のスイッチ手段は非導通状態になり、前記第３のスイッチ手段は導通状態になるので、前記サブビット線は前記第３のスイッチ手段を介して電源電圧Ｖｄｄに接続され、前記第４の電圧に充電されることを特徴とする、請求項１０または１１に記載の半導体記憶装置。
13. 前記第３の電圧は、前記第３のスイッチ手段の電流駆動能力と、前記サブビット線に接続されている前記複数の第１のメモリセルのうち、前記ワード線で選択された１つがもつカットオフ電流によって任意に決まり、
    前記第４の電圧は、前記第４のスイッチ手段の電流駆動能力と、前記サブビット線に接続されている前記複数の第１のメモリセルのうち、前記ワード線で選択された１つがもつカットオフ電流によって任意に決まり、
    前記第３の電圧は、前記第４の電圧より、前記第３のスイッチ手段の閾値電圧分、低いことを特徴とする、請求項１２記載の半導体記憶装置。
14. 複数の第３のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第９、第１０、第１１、第１２の入力端子を有する第３のプリチャージ回路とを備える第３のサブアレイを、マトリクス状に配置した第３のメモリセルアレイと、
    外部アドレス信号を取り込み、前記第３のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
    外部アドレス信号を取り込み、前記第３のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
    前記メインビット線の電圧の変化を増幅するアンプ回路と、
    前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
    前記複数のメインビット線を、前記コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
    前記第３のメモリセルは、記憶するデータに対応して、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を前記サブビット線に接続された、または、ゲート電極を前記サブビット線に接続され、ソース電極とドレイン電極を短絡し、前記複数のワード線のうちの１本に接続された、Ｎチャンネル型ＭＯＳトランジスタからなり、
    前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
    前記第３のプリチャージ回路は、前記第９および第１０の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第１１および第１２の入力端子を、それぞれ前記第３および第４の制御信号に接続されており、前記第３および第４の制御信号が活性化すると、前記サブビット線と前記メインビット線を第６の電圧に充電することを特徴とする半導体記憶装置。
15. 前記第３のプリチャージ回路は、前記第９の入力端子と前記第１０の入力端子の間に、互いに並列接続になるよう挿入された第１、第２のスイッチ手段と、電源電圧Ｖｄｄと前記第１０の入力端子の間に挿入された、第５のスイッチ手段からなり、
    前記第１のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第１１の入力端子に接続されており、前記第２のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第１２の入力端子に接続されており、前記第５のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第１１の入力端子に接続されており、
    前記第１１の入力端子に接続されている前記第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、前記第１２の入力端子に接続されている前記第４の制御信号も活性化状態(“Ｌ”レベル)にある場合は、前記第１、第２、第５のスイッチ手段は導通状態になり、
    前記第５のスイッチ手段を介して電源電圧Ｖｄｄから転送された電荷を、前記第１０の入力端子に接続されている前記メインビット線の持つ容量と、前記第９の入力端子に接続されている前記サブビット線の持つ容量の間で再分配することで、前記サブビット線および前記メインビット線を前記第６の電圧に充電し、
    前記第１１の入力端子に接続されている前記第３の制御信号が非活性化状態(“Ｌ”レベル)にあり、かつ、前記第１２の入力端子に接続されている前記第４の制御信号も非活性化状態(“Ｈ”レベル)にある場合には、前記第１、第２のスイッチ手段は非導通状態になり、前記サブビット線と前記メインビット線は電気的に切断されることを特徴とする、請求項１４に記載の半導体記憶装置。
16. 前記第３のメモリセルは、記憶されたデータに応じてゲート電極が前記サブビット線に接続され、ソース電極とドレイン電極を短絡して前記ワード線が接続されている場合、前記ワード線の活性化を受けて、ゲート容量と前記サブビット線の持つ容量の間で起こる電荷の再分配にて、前記サブビット線の電圧を第７の電圧まで押し上げ、
    前記差動増幅回路おいて、前記第６の電圧を参照電圧として、前記第７の電圧が“Ｈ”レベルであると判定されるのに十分であることを特徴とする、請求項１４または１５記載の半導体記憶装置。
17. 複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１３、第１４、第１５の入力端子を有する第４のプリチャージ回路とを備える第４のサブアレイを、マトリクス状に配置した第４のメモリセルアレイと、
    外部アドレス信号を取り込み、前記第４のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
    外部アドレス信号を取り込み、前記第４のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第６の制御信号群を生成する第４の制御回路と、
    前記メインビット線の電圧の変化を増幅するアンプ回路と、
    前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
    前記複数のメインビット線を、前記コラムアドレス選択信号群に応じて充電するための第２のプリチャージ回路を備え、
    前記第１のメモリセルは、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルに前記サブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
    前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
    前記第４のプリチャージ回路は、前記第１３および第１４の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第１５の入力端子を、前記第６の制御信号に接続されており、前記第６の制御信号が活性化すると、前記メインビット線を第８の電圧に充電することを特徴とする半導体記憶装置。
18. 前記第４のプリチャージ回路は、前記第１３の入力端子と前記第１４の入力端子の間に挿入された第６のスイッチ手段と、電源電圧Ｖｄｄと前記第１３の入力端子の間に挿入された、第７のスイッチ手段からなり、
    前記第６のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第１５の入力端子に接続されており、前記第７のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を接地電圧Ｖｓｓに接続されており、
    前記第１５の入力端子に接続されている前記第６の制御信号が活性化状態(“Ｈ”レベル)にある場合は、前記第６のスイッチ手段は導通状態になり、前記第７のスイッチ手段は常に導通状態にあるので、前記メインビット線の電圧を第８の電圧に充電し、
    前記第８の電圧は、前記サブビット線の電圧より前記第６のスイッチ手段の閾値電圧分低くなることで、前記差動増幅回路において、前記第８の電圧を参照電圧として前記サブビット線の電圧が“Ｈ”レベルであると判定されることを特徴とする、請求項１７に記載の半導体記憶装置。
19. 複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１６、第１７の入力端子を有する第５のプリチャージ回路とを備える第５のサブアレイを、マトリクス状に配置した第５のメモリセルアレイと、
    外部アドレス信号を取り込み、前記第５のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
    外部アドレス信号を取り込み、前記第５のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
    前記メインビット線の電圧の変化を増幅するアンプ回路と、
    前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
    前記複数のメインビット線を、前記コラムアドレス選択信号群に応じて充電するための第６のプリチャージ回路を備え、
    前記第１のメモリセルは、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルに前記サブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
    前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
    前記第５のプリチャージ回路は、前記第１６の入力端子を前記サブビット線に接続されて第１０の電圧に充電し、前記第１７の入力端子を前記メインビット線に接続されて第１１の電圧に充電することを特徴とする半導体記憶装置。
20. 前記第５のプリチャージ回路は、電源電圧Ｖｄｄと前記第１６の入力端子の間に挿入された第８のスイッチ手段と、電源電圧Ｖｄｄと前記第１７の入力端子の間に挿入された、第９のスイッチ手段からなり、
    前記第８のスイッチ手段は、ＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を接地電圧Ｖｓｓに接続されており、前記サブビット線の電圧を常に第９の電圧に充電し、前記第９のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を電源電圧Ｖｄｄに接続されていることを特徴とする、請求項１９に記載の半導体記憶装置。
21. 複数の第１のメモリセルと、サブビット線と、第１、第２、第３、第４の入力端子を有する差動増幅回路と、第１８、第１９、第２０、第２１の入力端子を有する第７のプリチャージ回路とを備える第６のサブアレイを、マトリクス状に配置した第６のメモリセルアレイと、
    外部アドレス信号を取り込み、前記第６のサブアレイに接続する複数のワード線を選択するためのロウアドレス選択信号群を生成する第１のデコード回路と、
    外部アドレス信号を取り込み、前記第６のサブアレイに接続する複数のメインビット線を選択するためのコラムアドレス選択信号群を生成する第２のデコード回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第１、第２の制御信号群を生成する第１の制御回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第３、第４の制御信号群を生成する第２の制御回路と、
    前記ロウアドレス選択信号群と前記コラムアドレス選択信号群を取り込み、第７、第８の制御信号を生成する第５の制御回路と、
    前記メインビット線の電圧の変化を増幅するアンプ回路と、
    前記アンプ回路に接続され、前記メモリセルに記憶されたデータを外部に読み出すデータ出力バッファと、
    第２２、第２３、第２４の入力端子を有する第８のプリチャージ回路を備え、
    前記第１のメモリセルは、ゲート電極を前記複数のワード線のうちの１本に接続され、ソース電極を接地電源電圧ＶＳＳに接続され、ドレイン電極を記憶するデータに対応してマスクプログラマブルに前記サブビット線に接続されたＮチャンネル型ＭＯＳトランジスタからなり、
    前記差動増幅回路は、前記第１および第２の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第３および第４の入力端子を、それぞれ前記第１および第２の制御信号に接続されており、前記第１および第２の制御信号が活性化すると、前記サブビット線の電圧と前記メインビット線の電圧の差を増幅し、
    前記第７のプリチャージ回路は、前記第１８および第１９の入力端子を、それぞれ前記サブビット線および前記複数のメインビット線のうちの１本に接続され、前記第２０および第２１の入力端子を、それぞれ前記第３および第４の制御信号に接続されており、
    前記第８のプリチャージ回路は、前記第２２の入力端子を前記複数のメインビット線のうちの１本に接続され、前記第２３、第２４の入力端子を、それぞれ前記第７および第８の制御信号に接続されており、
    前記第３および第４の制御信号が活性化すると、前記サブビット線と前記メインビット線を第１２の電圧に充電し、前記第３および第４の制御信号が非活性化した後、前記第７および第８の制御信号線が活性化すると、前記メインビット線の電圧のみ第１３の電圧に充電することを特徴とする半導体記憶装置。
22. 前記第７のプリチャージ回路は、前記第１８の入力端子と前記第１９の入力端子の間に、互いに並列接続になるように挿入された第１０のスイッチ手段と、第１１のスイッチ手段と、電源電圧Ｖｄｄと前記第１８の入力端子の間に挿入された、第１２のスイッチ手段と、電源電圧Ｖｄｄと前記第１９の入力端子の間に挿入された第１３のスイッチ手段からなり、
    前記第１０のスイッチ手段はＮチャンネルＭＯＳ型トランジスタで構成され、そのゲート電極は前記第２０の入力端子に接続され、前記第１１、第１２、第１３のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、それぞれのゲート電極を前記第２１の入力端子に接続されており、
    記第８のプリチャージ回路は、前記第２２の入力端子と電源電圧Ｖｄｄの間に挿入された第１４のスイッチ手段と、前記第２２の入力端子と接地電圧Ｖｓｓの間に挿入された第１５のスイッチ手段からなり、
    前記第１４のスイッチ手段はＰチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第７の制御信号に接続され、前記第１５のスイッチ手段は、ＮチャンネルＭＯＳ型トランジスタで構成され、ゲート電極を前記第８の制御信号に接続され、
    前記第２０の入力端子に接続されている前記第３の制御信号が活性化状態(“Ｈ”レベル)にあり、かつ、前記第２１の入力端子に接続されている前記第４の制御信号が活性化状態(“Ｌ”レベル)にある場合は、前記第１０、第１１のスイッチ手段は導通状態になり、かつ、前記第１２、第１３のスイッチ手段も導通状態になるので、前記サブビット線および、前記メインビット線を第１１の電圧に充電し、
    前記第２２の入力端子に接続されている前記第７の制御信号が活性化状態(“Ｌ”レベル)になり、かつ、前記第２３の入力端子に接続されている前記第８の制御信号が活性化状態(“Ｈ”レベル)にある場合には、前記第１４のスイッチ手段と前記第１５のスイッチ手段がともに導通状態にあるので、前記メインビット線を第１２の電圧に充電し、
    前記第１２の電圧は、前記第１４のスイッチ手段と前記第１５のスイッチ手段の電流駆動能力で一意に決まる電圧であり、前記差動増幅回路において、前記第１２の電圧を参照電圧として前記サブビット線の電圧(第１１の電圧)が“Ｈ”レベルであると判定されることを特徴とする、請求項２１に記載の半導体記憶装置。

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