CN105340018B - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置(1)包括由多个存储单元(MC)布置成矩阵状而成的存储单元阵列(MCA)，该半导体存储装置(1)包括读出字线(RWL)、读出位线(RBL)以及读出源极线(RSL)。多个存储单元分别包括：第一及第二反相器(INV1、INV2)，该第一及第二反相器(INV1、INV2)交叉耦合连接；第一晶体管(TR1)，该第一晶体管(TR1)连接在读出位线和读出源极线之间，而且所述第一晶体管(TR1)的栅极与第一反相器的输出端连接；第二晶体管(TR2)，该第二晶体管(TR2)与所述第一晶体管(TR1)串联，而且所述第二晶体管(TR2)的栅极与读出字线连接。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及降低静态随机存取存储器(StaticRandom Access Memory，SRAM)的功耗的技术。
背景技术
近年来，伴随着便携式电子终端设备的普及，对半导体集成电路低功耗化的需求越来越强烈。特别是，在被称为系统LSI(Large Scale Integration)的大规模半导体集成电路中，由于片上SRAM在整个电路中所占据的比例较大，因此，SRAM的低功耗化对于大幅度降低系统LSI的整个芯片的功耗是有效的。
作为现有的SRAM，公开了一种单端型8T(8晶体管)-SRAM(参照例如非专利文献1)。
图17是现有技术所涉及的SRAM中的存储单元的结构图。在这个存储单元101中，通过控制写入字线WWL、写入位线BL以及反相写入位线BLX，来进行数据写入。另一方面，通过控制读出字线RWL以及读出位线RBL，来进行数据读出。
在数据读出操作中，读出位线RBL被预充电，并且通过驱动读出字线RWL，使晶体管T2接通。此后，晶体管T1例如根据存储单元101中所存储的数据而接通，由此读出位线RBL连接到接地电位上，数据就会被读出。
非专利文献1：Toshikazu Suzuki et al，″A Stable 2-Port SRAM Cell DesignAgainst Simultaneously Read/Write-Disturbed Accesses″，IEEE JOURNAL OF SOLID-STATE CIRCUITS，SEPTEMBER 2008，VOL.43，NO.9，pp.2109-2119
发明内容
-发明所要解决的技术问题-
大多情况下，SRAM是多个存储单元101布置成矩阵状而构成的，读出字线RWL与包括被选存储单元的、同一行上的多个存储单元连接。因此，在由图17所示的存储单元101构成的SRAM中，当读出字线RWL被驱动时，就会存在在与该读出字线RWL相连接的多个存储单元中，晶体管T1、T2都接通的情况。由此，在使用图17所示的存储单元101的SRAM中，不管是被选存储单元还是非被选存储单元，都存在与这些存储单元连接的读出位线RBL被放电至接地电位的情况。
其结果是，由于每当进行数据读出循环时，与非被选存储单元连接的读出位线RBL都需要进行放电和预充电，因而会有功耗增大的可能性。特别是，在存储单元的数量增加的情况下，功耗就明显增大。
鉴于上述问题，本发明的目的在于：提供一种即使存储单元的数量增加，也能够降低功耗的半导体存储装置。
-用以解决技术问题的技术方案-
为了解决上述问题，本发明采用了以下技术方案。即，一种半导体存储装置包括由多个存储单元布置成矩阵状而成的存储单元阵列，所述半导体存储装置包括：多条读出字线，其分别对应着所述存储单元阵列中的相应的行而设，并且与布置在该行上的多个存储单元共同连接；多条读出位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接；以及多条读出源极线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接，所述多个存储单元分别包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合连接；第一晶体管，所述第一晶体管连接在与该存储单元对应的、读出位线和读出源极线之间，而且所述第一晶体管的栅极与所述第一反相器的输出端连接；以及第二晶体管，所述第二晶体管与所述第一晶体管串联，而且所述第二晶体管的栅极与对应于该存储单元的读出字线连接。
根据上述内容，各个存储单元包括由第一反相器和第二反相器构成、且可以保持数据的锁存电路。各个存储单元还包括串联在与自身相对应的、读出位线和读出源极线之间的第一晶体管和第二晶体管。第一晶体管的栅极与第一反相器连接，第二晶体管的栅极则与相对应的读出字线连接。
通过对与存储单元阵列中的各行分别对应的读出字线、以及与存储单元阵列中的各列分别对应的、读出位线和读出源极线进行控制，就能够从被选存储单元中读出数据。
具体而言，当要从被选存储单元中读出数据时，使预充电了的各条读出位线成为浮置状态，并使与被选存储单元连接的读出源极线放电。再有，驱动与被选存储单元连接的读出字线。这样一来，在被选存储单元以及布置在与该被选存储单元位于同一行上的非被选存储单元中的各个第二晶体管就会接通。包含在多列上的存储单元中的各个第一晶体管就会根据各个存储单元所存储的数据接通或者截止。
此时，如果在与被驱动了的读出字线相连的多个存储单元中包含的第一晶体管接通，则在被选存储单元和非被选存储单元中，与各个存储单元对应的、读出位线、第一晶体管和第二晶体管以及读出源极线就会连接起来。也就是说，可形成读出位线与读出源极线连接起来的电流路径。
在上述半导体存储装置中，由于能够单独控制各条读出源极线，因而能够进行如下的控制：例如，使与被选存储单元连接的读出源极线放电，并使与非被选存储单元连接的读出源极线的电位维持在和读出位线相同程度的电位上。
由此，电流就会在被选存储单元中的电流路径内流通，所以能够读出数据，但是电流不会在非被选存储单元中的电流路径内流通。也就是说，即使布置在存储单元阵列中的存储单元数量增加，读出数据时所流通的电流也只需在被选存储单元中流通的电流即可，从而能够降低整个半导体存储装置的功耗。
-发明的效果-
根据本发明，能够提供即使存储单元的数量增加，也能降低功耗的半导体存储装置。
附图说明
图1是第一实施方式所涉及的半导体存储装置的结构图。
图2是表示图1中的半导体存储装置的列多路复用(column multiplex)结构的概要图。
图3是表示第一实施方式所涉及的半导体存储装置的读出操作的波形图。
图4是由现有的存储单元构成存储单元阵列时的参考示例图。
图5是包括图4中的存储单元阵列的列多路复用结构的参考示例图。
图6是从现有的存储单元中读出数据时的波形图。
图7A和图7B是表示电源电位和功耗的关系的图表。
图8A和图8B是表示列单元(column cell)数和功耗的关系的图表。
图9A和图9B是表示列单元数和功耗的关系的另一图表。
图10是第二实施方式所涉及的半导体存储装置的结构图。
图11A和图11b是第三实施方式所涉及的存储器控制电路的结构图。
图12是表示第三实施方式所涉及的半导体存储装置的读出操作的波形图。
图13是第四实施方式所涉及的半导体存储装置的结构图。
图14是第四实施方式所涉及的存储器控制电路的结构图。
图15是表示第四实施方式所涉及的半导体存储装置的读出操作的波形图。
图16是本发明所涉及的存储单元的另一结构图。
图17是现有技术所涉及的SRAM中的存储单元的结构图。
具体实施方式
(第一实施方式)
图1是第一实施方式所涉及的半导体存储装置的结构图。图1所示的半导体存储装置1包括存储单元阵列MCA和读出源极线驱动部2。半导体存储装置1例如由单端型8T(8晶体管)-SRAM构成。
存储单元阵列MCA包括：存储单元MC、写入位线BL<7：0>、反相写入位线BLX<7：0>、写入字线WWL、读出字线RWL、读出位线RBL<7：0>、预充电电路PREC<7：0>、预充电信号PRE以及读出源极线RSL<7：0>。
需要说明的是，存储单元阵列MCA是在读出字线RWL上的列数为8的情况下的结构，在本实施方式中将它作为1比特(bit)处理。具体而言，图1所示的存储单元阵列MCA是在1bit＝64Row×8Column(Column<7：0>)的情况下的结构示例。以下，在各实施方式中，会适当地省略表示多个要素的标号即<7：0>等，并且有时会简写成例如读出源极线RSL。
存储单元MC为8T-SRAM中的存储单元，并布置成矩阵状。存储单元MC中包括：构成保持数据的锁存器的两个反相器INV1、INV2；构成将数据写入锁存器的写入端口的两个晶体管TR3、TR4；以及构成读出数据的读出端口的两个晶体管TR1、TR2。其中，反相器INV1、INV2例如在电源电位VDD下工作；晶体管TR1～TR4例如为N沟道金属氧化物半导体(Negative-channel Metal Oxide Semiconductor，NMOS)晶体管。
反相器INV1、INV2的输入输出端彼此连接。反相器INV1的输入端与晶体管TR3的漏极连接，反相器INV1的输出端与晶体管TR1的栅极连接。反相器INV2的输入端与晶体管TR4的漏极连接。
此外，在读出位线RBL和读出源极线RSL之间，晶体管TR1的源极与晶体管TR2的漏极连接。
写入位线BL与存储单元阵列MCA中的各列对应着设置，并且与包含在相应列的存储单元MC中的晶体管TR3的源极共同连接。反相写入位线BLX与写入位线BL成对，而且与存储单元阵列MCA中的各列对应着设置，并且与包含在相应列的存储单元MC中的晶体管TR4的源极共同连接。
写入字线WWL与存储单元阵列MCA中的各行对应着设置，并且与包含在相应行的存储单元MC中的晶体管TR3、晶体管TR4的栅极共同连接。
读出字线RWL与存储单元阵列MCA中的各行对应着设置，并且与包含在相应行的存储单元MC中的晶体管TR2的栅极共同连接。
读出位线RBL与存储单元阵列MCA中的各列对应着设置，并且与包含在相应列的存储单元MC中的晶体管TR1的漏极共同连接。
读出源极线RSL与存储单元阵列MCA中的各列对应着设置，并且与包含在相应列的存储单元MC中的晶体管TR2的源极共同连接。
预充电电路PREC例如由P沟道金属氧化物半导体(Positive-channel MOS，PMOS)晶体管构成，并分别对应着多条读出位线RBL而设。预充电电路PREC根据预充电信号PRE将相对应的读出位线RBL预充电至规定电位，例如电源电位VDD。预充电信号PRE被共同地输入至预充电电路PREC(PMOS晶体管)的栅极。
读出源极线驱动部2包括与多条读出源极线RSL分别对应的多个读出源极线驱动器RSLD<7：0>。
读出源极线驱动器RSLD例如由在电源电位VDD下工作的反相器INV3构成。读出源极线驱动器RSLD根据与其分别对应的列选择信号CAR<7：0>，将相对应的读出源极线RSL驱动成电源电位VDD或接地电位。具体而言，进行数据读出操作时，列选择信号CAR<7：0>中的被激活的一个被选列信号CAR(例如被选列信号CAR<7>)使一条读出源极线RSL(例如，读出源极线RSL<7>)连接到接地电位VSS上。其中，被选列信号CAR是地址信号被译码而生成的，是表示存储单元阵列MCA中的被选列的信号。
如上所述，本实施方式所涉及的单端型8T-SRAM宏(macro)采用列源极译码(column source decode)方式构成，该列源极译码方式是通过对与读出端口连接的、读出字线RWL和读出源极线RSL进行控制，而能够实现数据读出的方式。
图2是表示图1中的半导体存储装置的列多路复用结构的概要图。列多路复用器3根据列选择信号CAR<7：0>，选择与存储单元阵列MCA中的各列即Column<7：0>中的一列相对应的读出位线RBL后，输出其电位。需要说明的是，在本实施方式中，将图2中的结构定义为1bit。
接着，对于本实施方式所涉及的半导体存储装置1的读出操作进行说明。
图3是表示第一实施方式所涉及的半导体存储装置的读出操作的波形图。需要说明的是，图3是在由64Row×8Column×4bit构成的8T-SRAM宏中，被选列为Column<7>，电源电位VDD为0.6V的情况下的波形图。
在进行数据读出操作以前，因为预充电信号PRE以及列选择信号CAR都为L，所以读出源极线RSL和读出位线RBL被预充电为同一电位即电源电位VDD。
当外部时钟CLK输入到半导体存储装置1时，就会在其内部生成内部时钟ICLKR。此后，根据内部时钟ICLKR，预充电信号PRE成为H，读出位线RBL的预充电被解除，读出位线RBL成为浮置状态。
再有，在预充电信号PRE成为H的同时，列选择信号CAR<7：0>中的被选列信号CAR<7>被驱动成H。当被选列信号CAR<7>成为H时，已被预充电至电源电位VDD的读出源极线RSL<7>就由读出源极线驱动器RSLD<7>放电。
此时，通过将读出字线RWL驱动成H，从而根据在存储单元MC中所存储的数据，与Column<7>对应的读出位线RBL<7>的电荷被释放。此后，读出位线RBL<7>的振幅由设置在其端部的单端放大器等放大。在适当的时刻锁存脉冲信号LAT输入到连接在单端放大器的后端一侧的锁存电路中，从而由存储单元MC中读出的放大信号Q就被输出。此后，预充电信号PRE以及被选列信号CAR<7>成为L，读出位线RBL<7>以及读出源极线RSL<7>被预充电。按照上述方式来进行读出操作。
此时，在读出操作中，与被选列以外的非被选列即Column<6：0>分别对应的列选择信号CAR<6：0>一直保持为L。因而，与Column<6：0>分别对应的读出源极线RSL<6：0>仍然保持与相对应的读出位线RBL<6：0>相同的电位即电源电位VDD。
因此，就与被选择的读出字线RWL连接的存储单元MC中的、非被选列的存储单元MC而言，不管其存储何种数据，非被选择的读出位线RBL<6：0>都不会产生放电。
也就是说，SRAM宏所消耗的功率仅为与被选列相对应的、读出位线RBL和读出源极线RSL进行放电和预充电所需的那部分功率即可，由此能够降低功耗。
在与现有技术加以比较的同时对本实施方式的效果进行说明。
图4是由图17所示的存储单元构成存储单元阵列时的参考示例图。在图4所示的存储单元阵列100中，存储单元101包括：构成读出端口的晶体管T1、T2；构成写入端口的晶体管T3、T4；以及构成锁存器的反相器I1、I2。所述存储单元101包括串联在读出位线RBL和接地电位VSS之间的晶体管T1、T2，这一点与本实施方式所涉及的存储单元MC不同。
图5是包括图4中的存储单元阵列的列多路复用结构的参考示例图。在图5中，列多路复用器3根据列选择信号CAR<7：0>从读出位线RBL<7：0>中选择一条。
图6是从图4的存储单元中读出数据时的波形图。需要说明的是，图6是在由64Row×8Column×4bit构成的8T-SRAM宏中，被选列为Column<7>，电源电位VDD为0.6V的情况下的波形图。
主要对图6与图3的不同点进行说明。
当被选列信号CAR<7>成为H，读出字线RWL成为H时，根据存储单元101中所存储的数据，已被预充电至电源电位VDD的读出位线RBL<7>被放电。此时，虽然列选择信号CAR<6：0>为L，但读出位线RBL<6：0>根据存储单元101中所存储的数据，经由晶体管T1、T2连接到接地电位VSS上。需要说明的是，在图6中，假设存储单元101中存储有H数据。
如上所述，在现有技术下，当从被选存储单元101读出数据时，不仅与包括被选存储单元101的被选列Column<7>对应的读出位线RBL<7>的电荷被释放，而且与包括非被选存储单元101的非被选列Column<6：0>对应的读出位线RBL<6：0>的电荷也被释放。此后，当预充电信号PRE成为L时，已放电的读出位线RBL<7：0>就会被进行预充电。
也就是说，在现有技术下，每当进行读出操作循环时，一列被选列的读出位线RBL以及多列非被选列的读出位线RBL都产生放电和预充电，由此就会白白地耗费功率。特别是，因为与读出位线RBL相连接的存储单元数越多，读出位线RBL的电容也就越大，所以读出位线RBL的充放电所消耗的功率也会越大。因此，在现有结构下，I/O比特数越多，功耗也就越大。
相对于此，如图3所示，在本实施方式中，只需要与被选列对应的、一条读出位线RBL和一条读出源极线RSL进行放电和预充电所需的功率即可，因此，与现有技术相比，能够实现低功耗化。
图7A和图7B是表示电源电位和功耗的关系的图表。该图表是对现有结构与图1中的结构在读出操作中的功耗进行比较的图表。该图表中的功耗数据是例如利用通用模拟电路仿真器(Simulation Program with Integrated Circuit Emphasis，SPICE)进行模拟而获得的。需要说明的是，图7A和图7B是本实施方式以及现有方式都采用由64Row×8Column×4bit构成的、两端口的8T-SRAM宏，而且外部时钟CLK的频率为20MHz时的图表。
图7A表示电源电位VDD和功耗的关系，图7B则表示在各个电源电位VDD下本实施方式与现有方式的功耗比。
如图7A和图7B所示，当电源电位VDD例如分别为0.6V和1.2V时，本实施方式的功耗比现有方式分别降低了大约36％和32％。如上所述，本实施方式能够针对较大范围的电源电位VDD实现低功耗化。
其中，在本实施方式中，假设读出位线RBL和读出源极线RSL的负载电容大致相等。此外，若将SRAM宏的列数(列多路复用数)设为N，则与现有结构相比，本实施方式能够使读出位线RBL的功耗降低到2/N。
若将整个SRAM宏的功耗中读出位线RBL的功耗所占的比例设为M，在整个SRAM宏的读出操作中的功耗降低比例P_read则可以表示为：
P_read＝M×(1-2/N)。
因此，例如设M＝0.5，N＝8时，在本实施方式中的P_read则为：
P_read＝0.5×(1-2/8)＝3/8＝37.5％，
能够使整个SRAM宏的功耗比现有方式降低37.5％。
图8A和图8B及图9A和图9B是表示列单元数和功耗的关系的图表。图8A和图8B中的电源电位VDD为0.6V，图9A和图9B中的电源电位VDD为1.2V。需要说明的是，在图8A、图8B和图9A、图9B中，SRAM宏是以64Row×8Column为1bit而构成的。图8A、图8B和图9A、图9B是在外部时钟CLK的频率为20MHz，而且SRAM宏处于常温状态的情况下的图表。
在图8A、图8B和图9A、图9B中，列单元数是指在一条读出字线RWL上的列数。因此，如果列单元数为32单元，就表示SRAM宏的结构是4bit。与此相同，当列单元数为64单元、128单元、256单元以及512单元时，就表示SRAM宏的结构分别是8bit、16bit、32bit以及64bit。列单元数增加就表示I/O比特数增加。
图8A和图9A是对现有方式和本实施方式的列单元数和功耗进行比较的图表。图8B和图9B则是表示在各列单元数下本实施方式与现有方式的功耗比的图表。也就是说，图8和图9表示在现有方式和本实施方式中功耗对于列单元数的依存关系。
如图8A、图8B和图9A、图9B所示，伴随着列单元数增加，在整个SRAM宏的功耗中读出位线RBL的功耗所占的比例就会增大，其中，非被选列的读出位线RBL的功耗所带来的影响特别明显。由此，可以说：在现有结构下，非被选列的读出位线RBL进行充放电所需的功率对整个SRAM宏的功耗产生很大的影响。
因此，在本实施方式中，列单元数越多，与现有方式相比功耗降低比例也就越大。例如，从图8B和图9B可以看出：在列单元数为512单元(64bit)的情况下，本实施方式与现有方式相比功耗能够降低大约52％。如上所述，本实施方式能够在较大范围的电源电位VDD下实现低功耗化。
如上所述，根据本实施方式，由于对存储单元阵列MCA中的每一列设置了读出源极线RSL，因而在读出操作中，能够对读出源极线RSL进行控制，以保证非被选列的、读出位线RBL和读出源极线RSL都不产生放电。由此，在读出操作中的功耗仅为被选列的、读出位线RBL及读出源极线RSL进行放电和预充电所需的那部分功耗即可。所以即使是大容量的SRAM，也能够实现低功耗化。特别是，在为I/O比特数多、且横向长的SRAM宏结构的情况下，低功耗化的效果更为显著。
(第二实施方式)
图10是第二实施方式所涉及的半导体存储装置的结构图。在本实施方式中，主要说明与第一实施方式的不同点。
本实施方式所涉及的半导体存储装置1包括保持电路KP<7：0>。
保持电路KP与各条读出位线RBL对应着设置，将对应的读出位线RBL的电位维持在规定电位，如电源电位VDD上。保持电路KP例如由反相器INV4和PMOS晶体管TR5构成。反相器INV4的输入端与相对应的读出位线RBL连接，反相器INV4的输出端则与晶体管TR5的栅极连接。晶体管TR5的源极与电源电位VDD连接，晶体管TR5的漏极与相对应的读出位线RBL连接。
如上所述，根据本实施方式，通过将保持电路KP连接在读出位线RBL上，从而能够抑制例如在半导体存储装置1处于高温状态时，特别是与对应于非被选列的读出位线RBL连接的晶体管产生的漏电流等引起所述读出位线RBL的电位下降。即，能够抑制读出位线RBL的电位下降导致直通电流(feedthrough current)从读出源极线驱动器RSLD的输出端流向读出位线RBL，从而能够进行稳定的读出操作。
需要说明的是，保持电路KP的结构是任意的，只要是能够将读出位线RBL的电位维持在规定电位上的结构即可。
(第三实施方式)
图11A是第三实施方式所涉及的存储器控制电路的结构图，图11B是用于存储器控制电路的延迟电路的结构图。需要说明的是，本实施方式所涉及的半导体存储装置1的结构也可以与第一实施方式和第二实施方式中的任一实施方式的结构相同。
图11A所示的存储器控制电路10包括：读出操作用内部时钟发生器11(以下记作ICLKR发生器11。)、写入操作用内部时钟发生器12(以下记作ICLKW发生器12。)、以及延迟电路13、14。
ICLKR发生器11由外部时钟CLK生成读出操作用时钟即内部时钟ICLKR。ICLKW发生器12由外部时钟CLK生成写入操作用时钟即内部时钟ICLKW。
需要说明的是，ICLKR发生器11以及ICLKW发生器12例如由RS触发器构成。
延迟电路13、14例如是像图11B那样构成的。延迟电路13使内部时钟ICLKR延迟，生成并输出列选择信号CAR和预充电信号PRE。在本实施方式中，对延迟电路13的级数进行调整，以使列选择信号CAR成为激活状态的时刻早于预充电信号PRE成为激活状态的时刻。延迟电路13的输出成为ICLKR发生器11的复位信号RESET以及送向放大器等的信号SAE。
延迟电路14使内部时钟ICLKW延迟，生成并输出ICLKW发生器12的复位信号RESET以及写入用信号WRITE。
需要说明的是，在图11A中，延迟电路13、14的级数是任意的，并且，只要根据延迟电路13、14的级数对内部时钟ICLKR和内部时钟ICLKW分别延迟的延迟量进行调节即可。例如，对于列选择信号CAR和预充电信号PRE而言，能够通过改变延迟电路13的级数，任意调节这些信号成为激活状态的时刻。
图12是表示第三实施方式所涉及的半导体存储装置的读出操作的波形图。主要对图12与图3的不同点进行说明。
在图12中，内部时钟ICLKR成为H后，被选列信号CAR<7>便会成为H。由此，读出源极线RSL<7>就开始放电。此后，预充电信号PRE成为H，在读出位线RBL的预充电被解除之后，读出字线RWL就会成为H。
在此，当半导体存储装置1采用列源极译码方式的存储单元阵列结构时，出于对存储单元MC的布置情况的考虑，读出位线RBL和读出源极线RSL被物理地布置成左右平行或者上下平行。因此，如果同时驱动这些布线，就会发生耦合噪声干扰，导致读出位线RBL的电压幅值不稳定，就有可能无法进行稳定的读出操作。
相对于此，通过进行如图12所示的读出操作，就能够使读出源极线RSL的电荷被释放的时刻早于预充电信号PRE成为H的时刻即读出位线RBL的预充电被解除的时刻。在本实施方式中，因为只要适当调节这些信号成为激活状态的时刻即可，所以能够尽可能地抑制半导体存储装置1中的电路面积增加，同时也能够减少上述耦合噪声干扰并实现稳定的读出操作。
(第四实施方式)
图13是第四实施方式所涉及的半导体存储装置的结构图。在本实施方式中，主要说明与第一实施方式的不同点。图13所示的半导体存储装置1包括存储单元阵列MCA、读出源极线驱动部2以及升压电路部5。
读出源极线驱动部2包括与多条读出源极线RSL分别对应的多个读出源极线驱动器RSLD<7：0>。
读出源极线驱动器RSLD由两级反相器，如反相器INV3和反相器INV5构成。
反相器INV3在电源电位VDD下工作，所述反相器INV3的输入端与反相器INV5的输出端连接，所述反相器INV3的输出端则与对应的读出源极线RSL连接。
反相器INV5构成为：能够在电源电位VDD或比电源电位VDD高的电压VDDBST下工作。反相器INV5接收与其分别对应的反相列选择信号/CAR<7：0>后，将相对应的列选择信号CAR<7：0>向反相器INV3输出。
升压电路部5包括与读出源极线驱动器RSLD分别对应着设置的升压电路BST<7：0>。
升压电路BST构成为：能够生成比电源电位VDD高的电压VDDBST。即，VDDBST＞VDD+α(α＞0)。
升压电路BST例如由PMOS晶体管TR6和MOS电容元件MSC构成。晶体管TR6的源极与电源电位VDD连接，晶体管TR6的漏极与反相器INV5的电源电位以及MOS电容元件MSC的栅极连接。与升压电路BST对应的升压列信号BSTCAR<7：0>输入到晶体管TR6的栅极以及MOS电容元件MSC中。其中，MOS电容元件为PMOS电容元件、NMOS电容元件、或Depletion MOS电容元件等任意的电容元件即可。这样一来，通过对MOS电容进行脉冲控制而升压，从而仅靠电源电位VDD就能够生成升压电位VDDBST。
利用按照上述构成的、升压电路BST和读出源极线驱动器RSLD，在读出操作中就能够使供向与被选列对应的读出源极线驱动器RSLD的电位高于供向其它读出源极线驱动器RSLD的电位。
具体而言，在数据读出操作中，假设在升压列信号BSTCAR中输入到与被选列对应的升压电路BST(例如，升压电路BST<7>)的升压列信号BSTCAR(例如，升压列信号BSTCAR<7>)成为H。由此，供向相对应的读出源极线驱动器RSLD(例如，读出源极线驱动器RSLD<7>)的电位就被从VDD提高到VDDBST。
需要说明的是，升压电路BST只要具有如下结构即可，即：在进行数据读出操作时，能够向与被选列对应的读出源极线驱动器RSLD提供比电源电位VDD高的电位。
图14是第四实施方式所涉及的存储器控制电路的结构图。主要对图14与图11A、图11B的不同点进行说明。
在本实施方式所涉及的存储器控制电路10中，利用延迟电路13使内部时钟ICLKR延迟，以生成升压列信号BSTCAR。其中，只要将延迟电路13的级数调节成使各信号在适当的时刻成为激活状态即可。此外，升压列信号BSTCAR可以为根据被选列进行多路复用控制而得到的信号，也可以为未经多路复用控制的信号即非多路复用控制信号。
接着，对本实施方式所涉及的半导体存储装置1的读出操作进行说明。图15是表示第四实施方式所涉及的半导体存储装置的读出操作的波形图。主要说明与图3的不同点。
当内部时钟ICLKR成为H，并且例如升压列信号BSTCAR<7>成为H时，升压电路BST<7>就输出电压VDDBST。其中，在读出操作下进行控制，使内部时钟ICLKR为H的期间与升压列信号BSTCAR<7>为H的期间相同。如图13所示，在本实施方式中，因为由内部时钟ICLKR生成升压列信号BSTCAR，所以能够使这些脉冲信号为H的期间相同。
在升压列信号BSTCAR<7>为H的期间，读出源极线驱动器RSLD<7>的反相器INV5在电压VDDBST下工作。然后，被选列信号CAR<7>成为H。此时的H电平即反相器INV3的输入电压比电源电位VDD高，因此，借助反相器INV3，使读出源极线RSL<7>的电荷被释放的速度提高。这样一来，在使反相器INV5的工作电压升压后，再使被选列信号CAR<7>成为H，通过这样的控制，就能够缩短读出源极线RSL<7>进行放电的时间，从而能够谋求读出操作的高速化。
另一方面，由于升压列信号BSTCAR<6：0>保持L不变，因此升压电路BST<6：0>的输出仍然为电源电位VDD。
需要说明的是，在图15中，标有RSL<7>的虚线为：在对读出源极线驱动器RSLD<7>的工作电压未进行升压时的波形；标有RSL<7>的实线为：在对读出源极线驱动器RSLD<7>的工作电压进行了升压时的波形。
如上所述，根据本实施方式，在进行读出操作期间，通过提高供向读出源极线驱动器RSLD的电位，就能够使读出源极线RSL迅速放电，由此能够实现读出操作的高速化。
需要说明的是，在上述各实施方式中，也可以将存储单元MC构成为如图16所示的那样。具体而言，晶体管TR1的漏极与晶体管TR2的源极连接。而且，晶体管TR1的源极与读出源极线RSL连接，晶体管TR2的漏极与读出位线RBL连接。
也就是说，在上述各实施方式所涉及的存储单元MC中，晶体管TR1、TR2只要串联在读出位线RBL和读出源极线RSL之间即可。
-产业实用性-
根据本发明所涉及的半导体存储装置，即使存储单元的数量增加也能够实现低功耗化，因此，对于拥有容量不断增大的存储器的各种电子设备等来说是很有用的。
-符号说明-
BL 写入位线
BLX 反相写入位线
INV1 反相器(第一反相器)
INV2 反相器(第二反相器)
INV3 反相器(第五反相器)
INV4 反相器(第三反相器)
INV5 反相器(第四反相器)
KP 保持电路
MC 存储单元
MCA 存储单元阵列
PREC 预充电电路
RSL 读出源极线
RSLD 读出源极线驱动器
RBL 读出位线
RWL 读出字线
TR1 晶体管(第一晶体管)
TR2 晶体管(第二晶体管)
TR3 晶体管(第三晶体管)
TR4 晶体管(第四晶体管)
TR5 晶体管(第五晶体管)

Claims (11)

1.一种半导体存储装置，其包括由多个存储单元布置成矩阵状而成的存储单元阵列，其特征在于：
所述半导体存储装置包括：
多条读出字线，其分别对应着所述存储单元阵列中的相应的行而设，并且与布置在该行上的多个存储单元共同连接；
多条读出位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接；以及
多条读出源极线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接，
所述多个存储单元分别包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合连接；
第一晶体管，所述第一晶体管连接在与该存储单元对应的、读出位线和读出源极线之间，而且所述第一晶体管的栅极与所述第一反相器的输出端连接；以及
第二晶体管，所述第二晶体管与所述第一晶体管串联，而且所述第二晶体管的栅极与对应于该存储单元的读出字线连接。
2.根据权利要求1所述的半导体存储装置，其特征在于：
在所述多个存储单元的各个存储单元中，
所述第一晶体管的漏极与对应于该存储单元的读出位线连接，所述第一晶体管的源极与所述第二晶体管的漏极连接；
所述第二晶体管的源极与对应于该存储单元的读出源极线连接。
3.根据权利要求1所述的半导体存储装置，其特征在于：
在所述多个存储单元的各个存储单元中，
所述第一晶体管的源极与对应于该存储单元的读出源极线连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；
所述第二晶体管的漏极与对应于该存储单元的读出位线连接。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体存储装置包括：
多条写入位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接；以及
多条反相写入位线，其分别对应着所述存储单元阵列中的相应的列而设，并且与布置在该列上的多个存储单元共同连接，
所述多个存储单元分别包括：
第三晶体管，所述第三晶体管连接在与该存储单元对应的写入位线和所述第一反相器的输入端之间；以及
第四晶体管，所述第四晶体管连接在与该存储单元对应的反相写入位线和所述第二反相器的输入端之间。
5.根据权利要求1所述的半导体存储装置，其特征在于：
在所述多条读出源极线中，与所述存储单元阵列中的被选列对应的读出源极线被控制成激活状态。
6.根据权利要求5所述的半导体存储装置，其特征在于：
当从所述多个存储单元中的被选存储单元读出数据时，与包括该被选存储单元的所述被选列对应的读出源极线连接到接地电位上，并且其它读出源极线连接到与对应于所述被选列以外的非被选列的读出位线相同的电位上。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体存储装置包括多个保持电路，所述多个保持电路分别对应着所述多条读出位线而设，并将相应的该读出位线的电位维持在规定电位上。
8.根据权利要求7所述的半导体存储装置，其特征在于：
所述多个保持电路分别包括：
第三反相器，所述第三反相器的输入端与对应于该保持电路的读出位线连接；以及
第五晶体管，所述第五晶体管的栅极与所述第三反相器的输出端连接，所述第五晶体管的源极与所述规定电位连接，所述第五晶体管的漏极与对应于该保持电路的读出位线连接。
9.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体存储装置包括：分别对应着所述多条读出源极线而设的多个驱动电路，
在从所述多个存储单元中的被选存储单元读出数据时，供向将读出源极线激活的驱动电路的电位被控制成比供向其它驱动电路的电位高的规定电位，该读出源极线是对应于在所述存储单元阵列中包括该被选存储单元的被选列的读出源极线。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述半导体存储装置包括：分别对应着所述多个驱动电路而设，并能够生成所述规定电位的多个升压电路，
所述多个驱动电路分别包括：
第四反相器，所述第四反相器以与该驱动电路对应的所述升压电路的输出为电源进行工作；以及
第五反相器，所述第五反相器的输入端与第四反相器的输出端连接，并且所述第五反相器的输出端与对应于该驱动电路的读出源极线连接。
11.根据权利要求1所述的半导体存储装置，其特征在于：
所述半导体存储装置包括多个预充电电路，所述多个预充电电路分别对应着所述多条读出位线而设，并将所对应的该读出位线预充电至规定电位，
所述多个预充电电路解除预充电的时刻迟于读出源极线被放电的时刻，该读出源极线是在所述多条读出源极线中与所述存储单元阵列中的被选列相对应的读出源极线。
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