CN102934169B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置。其中具备与读出用位线及写入用位线对相连的存储器单元(1)和与读出用位线相连的数据放大器(2)。预充电电位重新设定电路(3)利用根据由数据放大器(2)放大后的存储器单元(1)的数据而对写入用位线对生成预充电电位的功能，将未被选择的写入用位线对的预充电电位设定为相当于存储器单元(1)的保持数据的电位关系。由此，可以防止写入时的未被选择存储器单元(1)的数据破坏，并且使动作高速化且实现小面积化。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，尤其涉及既可以防止数据写入时的未被选择存储器单元(non-selected memory cell)的数据破坏、又可以实现高速动作的半导体存储装置。
背景技术
在现有的SRAM(静态随机存取存储器)中，存在以下课题：由于构成存储器单元的晶体管的微细化而导致晶体管特性的偏差增大，存储器动作中所保持着的存储器单元数据被破坏。
作为防止读出动作时的数据破坏的方法，存在将位线分为写入用与读出用的技术。再有，作为防止写入动作时的未被选择存储器单元的数据破坏的方法，存在将从未被选择存储器单元读取出的数据回写的技术(参照专利文献1及2)。
在先技术文献
专利文献
专利文献1：JP特开2007-4888号公报
专利文献2：国际公开第2008/032549号
发明内容
-发明要解决的技术问题-
在解决上述现有技术的半导体存储装置中的写入动作时的数据破坏的技术中存在以下的课题。
首先，为了进行在写入动作时向未被选择存储器单元回写一次读出的数据的动作，由此存在与单纯的写入动作及读出动作相比动作时间变长的课题，存在无法加快SRAM的动作的课题。
接着，为了实现回写数据的动作，需要具有与现有的写入动作中使用的写入缓冲器同等能力的写入电路，再有因为需要进行正确的回写定时控制，所以零件件数增加，结果存在SRAM的电路面积增大的课题。
本发明用于解决上述课题，其目的在于：通过具备将写入用位线对各自的预充电电位设定为与未被选择存储器单元的数据相对应的电位电平的功能，从而实现既可以使动作高速化、又可以防止存储器单元的数据破坏的半导体存储装置。
-解决问题的技术手段-
为了解决上述课题，本发明涉及的半导体存储装置的特征在于，具备：由构成为利用第1及第2电路要素来存储数据的数据保持电路、以及包括配置为将该数据保持电路与读出用位线及写入用位线对相连的晶体管在内的电路构成的存储器单元；与读出用位线相连的数据放大器；与写入用位线对分别相连的下拉式晶体管，数据放大器的输出与一个下拉式晶体管的栅电极连接，另一下拉式晶体管的栅电极与写入用位线对的一方连接。
再有，本发明涉及的半导体存储装置具备：由构成为利用第1及第2电路要素来存储数据的数据保持电路、以及包括配置为将该数据保持电路与读出用位线及写入用位线对相连的晶体管在内的电路构成的存储器单元；和与读出用位线相连的数据放大器，该半导体存储装置具备利用根据由数据放大器放大后的存储器单元的数据而对写入用位线对生成预充电电位的功能，将未被选择的写入用位线对的预充电电位设定为相当于存储器单元的保持数据的电位关系的功能。
-发明效果-
根据本发明，通过具备将写入用位线对各自的预充电电位设定为与未被选择存储器单元的数据相对应的电位电平的功能，从而可以实现既使动作高速化且实现小面积化、又防止存储器单元的数据破坏的半导体存储装置。
附图说明
图1是表示本发明实施方式1中的半导体存储装置的主要构成的框图。
图2是表示图1中的存储器单元的详细构成例的电路图。
图3是表示图1中的局部放大器电路的详细构成例的电路图。
图4是表示图1中的保持器电路的详细构成例的电路图。
图5是表示本发明实施方式1中的半导体存储装置主要动作的时序图。
图6是表示本发明实施方式1的第1变形例中的局部放大器电路的详细构成的电路图。
图7是表示本发明实施方式1的第1变形例中的半导体存储装置的主要动作的时序图。
图8是表示本发明实施方式1的第2变形例中的I/F电路的详细构成的框图。
图9是表示本发明实施方式1的第2变形例中的半导体存储装置的主要动作的时序图。
图10是表示本发明实施方式2中的半导体存储装置的主要构成的框图。
图11是表示本发明实施方式2中的半导体存储装置的主要动作的时序图。
具体实施方式
以下，基于附图详细地说明本发明的实施方式。其中，在以下的各实施方式及变形例中，针对具有与其他实施方式及变形例同样功能的构成要素赋予相同的符号并省略说明。
《实施方式1》
关于本发明实施方式1的半导体存储装置，作为具体的例子，利用图1、图2、图3、图4进行说明。
图1所示的半导体存储装置具备：被配置为矩阵状的多个存储器单元1；对与各存储器单元1相连的读出用位线RBLU0/RBLL0/RBLU1/RBLL1的数据进行放大的数据放大器2；具有利用读出数据来重新设定与存储器单元1相连的写入用位线对WBL0/NWBL0、WBL1/NWBL1的预充电电位的功能的预充电电位重新设定电路3；包括这些数据放大器2及预充电电位重新设定电路3并被配置于存储器单元1和存储器单元1之间的局部放大器电路4；利用一个接地电位(VSS电平或L电平)来保持写入用位线对WBL0/NWBL0、WBL1/NWBL1的电源电位(VDD电平或H电平)的保持器电路5；用于向写入用位线对WBL0/NWBL0、WBL1/NWBL1传输输入数据DI的写入缓冲器6；用于驱动来自数据放大器2的输出数据线GRBL0/GRBL1并将输出数据DO输出的输出缓冲器7；包括这些保持器电路5、写入缓冲器6及输出缓冲器7的I/F电路8；生成在存储器单元1的写入用字线WWL0/WWL1及读出用字线RWL0/RWL1以及局部放大器电路4中被用作控制信号的读出控制信号SE0/SE1及预充电电位重新设定控制信号CA0/CA1的行译码器9；以及输入时钟信号CLK及地址信号ADD、控制信号CTR等，并用于控制I/F电路8、行译码器9等的控制电路10。
图2、图3及图4是表示图1中的存储器单元1、局部放大器电路4及保持器电路5各自的详细构成例的电路图。其中，在图2、图3及图4中，省略图1中的读出用位线RBLU0/RBLL0/RBLU1/RBLL1、写入用位线对WBL0/NWBL0、WBL1/NWBL1、输出数据线GRBL0/GRBL1、写入用字线WWL0/WWL1、读出用字线RWL0/RWL1、读出控制信号SE0/SE1、预充电电位重新设定控制信号CA0/CA1中的末尾的“0”或“1”。
如图2所示，存储器单元1具备：数据保持电路11，其由6个晶体管21～26构成，其中利用2个反相器构成的晶体管21～24来构成锁存器电路，在2个N沟道晶体管25、26中利用写入用字线WWL来控制从写入用位线对WBL/NWBL向锁存器电路的数据输入；数据读出电路12，其串联地连接2个N沟道晶体管27、28，其中，一个N沟道晶体管27的栅电极被连接到数据保持电路11的内部节点，另一N沟道晶体管28的栅电极利用读出用字线RWL来控制向读出用位线RBL的数据输出。
再有，如图3所示，局部放大器电路4具备数据放大器2、第1预充电电位重新设定电路14以及第2预充电电位重新设定电路15，该数据放大器包括由将2根读出用位线RBLU及RBLL上的信号作为2个输入来接受的AND电路31构成的单端放大器(single end amplifer)；和数据传输控制电路13，在该数据传输控制电路13中，2个N沟道晶体管32、33被串联地连接，用读出控制信号SE控制一个N沟道晶体管33的栅电极，另一N沟道晶体管32利用AND电路31的输出信号来控制向输出数据线GRBL的数据传输。在该第1预充电电位重新设定电路14中，2个N沟道晶体管34、35被串联地连接，用AND电路31的输出信号控制一个N沟道晶体管34的栅电极，用预充电电位重新设定控制信号CA控制另一N沟道晶体管35的栅电极且该N沟道晶体管35的栅电极被连接到第1写入用位线WBL连接。在该第2预充电电位重新设定电路15中，2个N沟道晶体管36、37被串联地连接，用第1写入用位线WBL控制一个N沟道晶体管36的栅电极，用预充电电位重新设定控制信号CA控制另一N沟道晶体管37的栅电极且该N沟道晶体管37的栅电极被连接到第2写入用位线NWBL。
再有，如图4所示，保持器电路5由2个P沟道晶体管41、42构成，且具备以下构成：一个P沟道晶体管41的栅电极与第1写入用位线WBL相连，漏电极与第2写入用位线NWBL相连；另一P沟道晶体管42的栅电极与第2写入用位线NWBL相连，漏电极与第1写入用位线WBL相连，这些P沟道晶体管41、42各自的源电极与电源电位(VDD电平或H电平)相连。
利用图5的时序图来说明具备以上构成的半导体存储装置的写入动作及读出动作。其中，在从时刻TA到时刻TB为止的时钟信号CLK的1个循环的期间内完成写入动作，在从时刻TB到时刻TC为止的时钟信号CLK的1个循环的期间内完成读出动作。
首先，对写入动作、尤其是为了防止未被选择存储器单元1的数据破坏而对写入动作时的未被选择存储器单元1的写入动作时的控制动作进行说明，详细的是对与被选择的写入用字线WWL相连的未被选择存储器单元1、即未向写入用位线对WBL/NWBL写入数据的存储器单元1的写入动作时的控制动作进行说明。
首先，由于在时刻TA以前为备用状态，故写入用位线对WBL0/NWBL0及WBL1/NWBL1被预充电为预充电电位、即电源电位(VDD电位或H电平)。
接着，在时刻TA若输入表示写入动作的WRITE命令，则与存储器单元1内的数据读出电路12相连的读出用字线RWL0被激活(activate)。此时，由于与写入用位线对WBL0/NWBL0相连的存储器单元1并未被选择，故成为必须注意数据破坏的存储器单元。通过读出用字线RWL0的激活，向读出用位线RBLL0及RBLL1传输数据。其中，该情况下由于读出用位线RBLL1的数据与本发明的动作无关，故进行了省略。在未被选择的存储器单元1中保持的数据为H电平的情况下，向读出用位线RBLL0传输L电平的数据，并用局部放大器电路4内的AND电路31进行放大，从而作为L电平信号向第1预充电电位重新设定电路14传输。接着，虽然预充电电位重新设定控制信号CA0/CA1之中仅CA0被激活，但第1预充电电位重新设定电路14并未根据所述L电平信号而被激活，因此第1写入用位线WBL0保持预充电电位(VDD电平或H电平)。根据该第1写入用位线WBL0的H电平，第2预充电电位重新设定电路15被激活，从而将第2写入用位线NWBL0向L电平拉拢。通过该动作，将写入用位线对WBL0/NWBL0重新设定为与未被选择的存储器单元1所保持的H电平的数据相同的电位关系、即、将写入用位线对WBL0/NWBL0中的第1写入用位线WBL0重新设定为H电平、将第2写入用位线NWBL0重新设定为L电平的预充电电位。此时，如图5所示可知：第2写入用位线NWBL0并未被下拉至接地电位。也就是说，重新设定后的预充电电位的H电平及L电平并不是仅提及以逻辑值电平描述的VDD电位及接地电位，当然也可以是将相辅的写入用位线对WBL0/NWBL0的电位电平比一方高的情况称为H电平、或将比一方低的电平称为L电平的设定。因为对于存储器单元1的SNM(静态噪声界限)的提高、即数据破坏的防止来说，仅通过对依赖于保持有位线对各自的电位的数据的关系赋予电位差就可以戏剧性地得到改善，所以该功能的有效性是有依据的。
接下来，虽然写入用字线WWL0被激活，但该定时可以设为与读出用字线RWL0相同的定时。这是因为：不是以向未被选择的存储器单元1进行回写动作为主眼，而是针对与未被选择的存储器单元1的保持数据相同的电位关系重新设定写入用位线对WBL0/NWBL0的预充电电位。也就是说，原因在于：写入用位线对WBL0/NWBL0的H电平及L电平也可以并未充分地成为电源电位及接地电位，由此无需像自读出用字线RWL0被激活起经过足够的时间之后将写入用字线WWL0激活的现有的发明那样获取定时界限。另一方面，虽然可以说是为了防止未被选择存储器单元1的SNM不足所引起的数据破坏而优选对写入用位线对WBL0/NWBL0重新设定预充电电位，但在比读出用字线RWL0的激活稍微晚一些的定时对写入用字线WWL0进行激活也是毋庸置疑的。再有，与此同时，与所选择出的存储器单元1相连的写入用位线对WBL1/NWBL1与通常的写入动作同样，通过写入缓冲器6从输入数据DI传输数据，向所希望的存储器单元1的写入动作完成。
接着，在时刻TB若输入表示读出动作的READ命令，则仅将与存储器单元1内的数据读出电路12相连的读出用字线RWL0激活。通过读出用字线RWL0的激活，从而可向读出用位线RBLL0及RBLL1传输读出数据。接着，局部放大器电路4内的数据放大器2接受来自行译码器9的读出控制信号SE0正在进行激活的通知，将读出用位线RBLL0的数据向输出数据线GRBL0传输，并由输出缓冲器7向数据输出DO输出数据DO1。同时，由于读出用位线RBLL1为未被选择状态，故不会被输出数据线GRBL1读出。还有，由于本动作为读出动作，故预充电电位重新设定控制信号CA0/CA1也不会被激活。
如上所述，读出在写入动作中由未被选择存储器单元1保持着的数据，并将写入用位线对WBL/NWBL的预充电电位重新设定为与该数据对应的电位关系，由此可以使存储器单元1的SNM飞跃性地提高且可以防止数据破坏。再有，即便与回写所读出的数据的回写动作相比较，由于仅对预充电电位进行重新设定，故无需充分地获得读出用字线RWL的激活和写入用字线WWL的激活的定时间隔，因此在不会使写入动作延迟的前提下就可以实现。还有，通过在配置于存储器单元1与存储器单元1的边界区域的局部放大器电路4内配置本电路块并使用在读出动作时使用的数据放大器2，从而与读出到现有的周边电路并回写的动作相比较，可高速且小面积地实现预充电电位重新设定动作。
另外，在本发明中写入动作时存在规格上足够的写入时间的情况下，预充电电位重新设定动作相当于向写入用位线对WBL/NWBL的数据再写入动作、即写入用位线对WBL/NWBL的其中一个的电位电平为VDD电位、另一个的写入电平为接地电位的回写动作，这是毋庸置疑的。再有，根据在第2预充电电位重新设定电路15的N沟道晶体管36的栅电极控制中使用一个写入用位线WBL的技术，由于无需对被读出的逻辑值数据进行译码、即无需附加逻辑门，故尤其是配置到元件数增加成为面积超出的原因的局部放大器电路4内等的方法，作为面积削减效果而言是有效的。
在此，为了易于理解本发明，存储器单元1由数据保持电路11和数据读出电路12的共计8个晶体管来构成，但即便适用于不同构成的存储器单元、例如只有数据保持电路11的现有的由6个晶体管构成的存储器单元中，作为预充电电位重新设定功能当然也是有效的。并且，取代数据放大器2中使用的单端放大器，当然也可以利用差动放大器。
再有，其特征在于：第1预充电电位重新设定电路14内的N沟道晶体管34的尺寸、例如沟道长度要比第2预充电电位重新设定电路15内的N沟道晶体管36的尺寸、例如沟道长度还大。即，其特征在于：第1预充电电位重新设定电路14的晶体管能力要比第2预充电电位重新设定电路15的晶体管能力还大。
这样，通过使一个下拉式晶体管(pull-down transistor)34的晶体管尺寸比另一下拉式晶体管36的晶体管尺寸大、也就是说使根据直接读出数据的信号而被激活的第1预充电电位重新设定电路14的晶体管能力增大，从而在数据放大器2的数据为H数据(VDD电位或电源电位)的情况下，由于写入用位线对WBL/NWBL的预充电电位为H电平(VDD电位)，故若预充电电位重新设定控制信号CA被激活，则在将第2写入用位线NWBL拉拢至低电平(L电平)以前，可以将第1写入用位线WBL拉拢至L电平。由此，可以将第2预充电电位重新设定电路15内的栅电极与第1写入用位线WBL相连的N沟道晶体管36置为非激活状态，而不会重新设定错误的预充电电位。
另外，虽然设为使第1预充电电位重新设定电路14的晶体管能力大于第2预充电电位重新设定电路15，但即便使第2预充电电位重新设定电路15的晶体管尺寸足够小、例如使沟道长度减小、或增宽沟道宽度，只要具有在规定时间内可重新设定预充电电位的能力就足够了，这是毋庸置疑的。
还有，如图3所示出的，其特征在于：具备被串联地连接在第1及第2预充电电位重新设定电路14、15内的N沟道下拉式晶体管34、36和写入用位线对WBL/NWBL之间的N沟道晶体管35，37，并将N沟道晶体管35、37的栅电极连接到写入用控制电路的输出信号、即预充电电位重新设定控制信号CA。由此，在每次对第2写入用位线NWBL进行预充电时，可以防止该第2写入用位线NWBL随便地进行下拉式动作的误动作。
此外，虽然在第1及第2预充电电位重新设定电路14、15中具备以预充电电位重新设定控制信号CA控制的N沟道晶体管35、37，但当然也可以通过将N沟道晶体管35、37各自的栅电极变为加入了预充电电位重新设定控制信号CA的逻辑的控制信号，从而使串联地排列了2级的N沟道晶体管成为1级。或者，并不是使写入用位线对WBL/NWBL进行H电平(VDD电位或电源电位)的预充电，而是作为L电平(接地电位或VSS电位)的预充电，即便是仅将与未被选择存储器单元1相连的写入用位线对WBL/NWBL在预充电电位重新设定控制信号CA的激活后预充电为H电平的、写入用位线对WBL/NWBL的预充电译码方式，当然也可以将串联地排列了2级的N沟道晶体管设为1级。另外，由于提到写入用位线对WBL/NWBL的预充电电位为H电平的情况，故第1及第2预充电电位重新设定电路14、15由N沟道晶体管34～37构成，但在写入用位线对WBL/NWBL的预充电电位为L电平(接地电位或VSS电位)的情况下当然只要由P沟道晶体管来构成即可。
再有，其特征在于：写入用控制电路的输出信号、即预充电电位重新设定控制信号CA被配置在与存储器单元1中配置的读出用字线RWL及写入用字线WWL相同的方向上。由此，尤其是在具备局部放大器电路4的情况下，由于可以比在位线方向上配置控制信号更有效地配置该局部放大器电路4，故可以有效地削减面积超出。
还有，其特征在于：第1及第2预充电电位重新设定电路14、15内的被串联地连接着的N沟道晶体管35、37和N沟道下拉式晶体管34、36的晶体管尺寸相同。由此，由于可以保持下拉能力，故具有难以受到晶体管偏差等的影响的优点。
另外，其特征在于：第1及第2预充电电位重新设定电路14、15的N沟道下拉式晶体管34、36的晶体管尺寸、即晶体管能力要比与写入用位线对WBL/NWBL相连的写入缓冲器6的缓冲器尺寸小。通过使只要具有对写入用位线对WBL/NWBL的预充电进行重新设定的能力即可的第1及第2预充电电位重新设定电路14、15的晶体管能力足够小，从而可以减小局部放大器电路4内的面积超出。
此外，其特征在于：写入用位线对WBL/NWBL具备由2个P沟道晶体管41、42构成的图4的保持器电路5。由此，在只有下拉功能的第1及第2预充电电位重新设定电路14、15中产生了误动作、即H数据(VDD电位或电源电位)向L数据变化的情况下，可以利用一个上拉式P沟道晶体管41或42向H数据上拉。再有，在写入缓冲器6仅由N沟道晶体管构成、即仅具有下拉式功能的情况下，由于可兼用作辅助写入动作的功能，故可实现动作的稳定性和面积超出的削减。
还有，其特征在于：包括下拉式晶体管34、36及N沟道晶体管35、37的控制电路、即第1及第2预充电电位重新设定电路14、15被配置在与数据放大器2相同的区域内，且该区域在存储器阵列内存在1个以上、是存储器单元1与存储器单元1之间的边界区域。即，通过按照在局部放大器电路4内的方式配置到存储器单元阵列与存储器单元阵列的边界处，从而和被配置在周边电路的回写电路相比较，与作为本发明对象的未被选择存储器单元1的物理距离较短，可以使写入用位线对WBL/NWBL更高速地实现预充电电位重新设定动作。另外，即便在局部放大器电路4仅配置于I/F电路8的情况下，本发明与回写动作相比当然也是有效的。
再有，其特征在于：来自行译码器9的写入用控制电路的输出信号将表示写入动作被屏蔽掉的写入用位线对WBL/NWBL的地址信号激活。即，具有下述功能：在对图5所示的与写入用位线对WBL1/NWBL1相连的选择存储器单元1的写入动作附加了屏蔽功能的情况下、即选择性地屏蔽写入的情况下，使对象地址、也就是说预充电电位重新设定控制信号CA1激活，并重新设定写入用位线对WBL1/NWBL1的预充电。由此，通过在写入时进行屏蔽，从而可以实现未被选择的存储器单元1的SNM的提高。
《实施方式1的第1变形例》
本发明的实施方式1的第1变形例在基本形态及效果上与实施方式1相同。以下，利用图6的电路图对实施方式1的第1变形例进行说明。图6所示的半导体存储装置，相对于图3所示的电路图而言，是删除了N沟道晶体管35、37并将N沟道下拉式晶体管34、36各自的源极电位从VSS电位(或接地电位)变更为信号线NCA的电路。也就是说，第1及第2预充电电位重新设定电路14、15分别由1级的N沟道晶体管34、36构成。其中，即便在图6中也与图3同样地省略信号线及信号中的末尾的“0”或“1”。
关于具备以上构成的半导体存储装置的写入动作时的选择动作，图7的时序图是将图5的时序图中的预充电电位重新设定控制信号CA的逻辑值反转之后而变为信号NCA的图。
如上所述，通过删除N沟道晶体管35、37并将N沟道下拉式晶体管34、36的源极电位从VSS电位(或接地电位)变更为信号线NCA，从而除了上述实施方式1的效果以外，通过削减局部放大器电路4内的晶体管数，从而在面积削减方面也是有效的。
再有，通过在行译码器9内配置信号线NCA的控制电路，从而可有效利用原本成为与局部放大器电路4对应的死角(dead space)的、行译码器9内的区域，因此不会有面积的较大超出，可有效且容易地实现电路动作。
另外，虽然设为在行译码器9内配置信号NCA的控制电路，但当然也可以在I/F电路8内配置。
《实施方式1的第2变形例》
本发明实施方式1的第2变形例在基本形态及效果上与实施方式1相同。以下，利用图8的框图对实施方式1的第2变形例进行说明。图8所示的半导体存储装置构成为：将图1所示的半导体存储装置的写入缓冲器6置换为带回写功能的写入缓冲器6a，并从输出缓冲器7向写入缓冲器6a输入相当于数据输出信号DO的回写数据WB。其中，即便在图8中也与图2～4及图6同样地省略信号线及信号中的末尾的“0”或“1”。
关于具备以上构成的半导体存储装置的写入动作时的、主要是未被选择存储器单元1的控制动作，利用图9进行说明。首先，若在时刻TA输入WRITE命令，则读出用字线RWL0被激活，未被选择存储器单元1的保持数据被读出，写入用位线对WBL0/NWBL0的预充电电位被重新设定为与该数据对应的电位关系。该动作与利用图3说明的动作同样。
接着，若写入用字线WWL0被激活，则数据放大器2由于读出控制信号SE0被激活而向输出数据线GRBL0传输未被选择存储器单元1的数据。利用由输出缓冲器7对该信号进行放大而得到的回写数据WB，实施由写入缓冲器6a来写入数据、即回写动作。再有，与此同时与被选择的存储器单元1相连的写入用位线对WBL1/NWBL1和通常的写入动作同样，通过写入缓冲器6a从输入数据DI传输数据，向所希望的存储器单元1的写入动作完成。
如上所述，通过读出在写入动作中由未被选择存储器单元1保持着的数据，并将写入用位线对WBL/NWBL的预充电电位重新设定为与该数据对应的电位关系，此后利用写入缓冲器6a将数据回写，从而可以飞跃性地提高存储器单元1的SNM，可以防止数据破坏。再有，即便与仅具有对所读出的数据进行回写的回写动作的半导体存储装置相比较，也可以通过在使选择字线激活之后重新设定预充电电位而改善字线激活后的SNM不良，并且通过此后进行回写，从而可靠地可实现数据恢复，因此对于SNM的提高而言是有效的。
另外，其特征在于：预充电电位重新设定电路3内的N沟道下拉式晶体管34、36的尺寸要比写入缓冲器6a内的N沟道晶体管的尺寸小、即晶体管能力小。这样，通过使预充电电位重新设定电路3内的N沟道下拉式晶体管34、36的尺寸比写入缓冲器6a内的N沟道晶体管的尺寸小，从而可以抑制看起来邻近选择存储器单元1的、即看起来布线负载较小的预充电电位重新设定电路3内的N沟道下拉式晶体管34、36的驱动能力，由此防止数据恢复的误动作，并且缩小局部放大器电路4，因此在节省面积方面是有效的。
再有，在使预充电电位重新设定电路3内的N沟道下拉式晶体管34、36的一方激活之后再使写入缓冲器6a内的N沟道晶体管激活、即利用驱动能力小的驱动器回写到一定的电位电平后，再利用驱动能力大的驱动器一气呵成地进行回写，由此可以抑制数据恢复动作的误动作或峰值电流。
《实施方式2》
利用图10的框图，对本发明实施方式2的半导体存储装置进行说明。图10所示的半导体存储装置相对于图1所示的框图而言，在写入用位线对WBL0/NWBL0及WBL1/NWBL1上附加N沟道传输门N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14及N15，具备用写入控制用选择信号SEL0、SEL1、SEL2、SEL3、SEL4、SEL5、SEL6及SEL7来控制开关动作的功能。
关于具备以上构成的半导体存储装置的写入动作时的选择动作，利用图11的时序图进行说明。其中，设为在从时刻TA到时刻TB为止的时钟信号CLK的1个循环的期间内写入动作完成。
在时刻TA，通过WRITE命令的输入而开始写入动作，与所选择的地址对应的写入用字线WWL1及读出用字线RWL1被激活。再有，由于被写入的存储器单元1为单元#5，故单元#1就成为未被选择存储器单元，进行本发明实施方式1的预充电电位重新设定动作。此时，与N沟道传输门N0～N7相连的选择信号SEL0～SEL3，在仅将位于存储器单元阵列的边界区域的输出信号激活、即仅将写入控制用选择信号SEL1激活的情况下，其他写入控制用选择信号SEL0、SEL2、SEL3处于非激活状态，所述存储器单元阵列包括具有与未被选择的写入用位线对WBL0/NWBL0相同的地址且被选择的存储器单元1。再有，由于与所选择的单元#5相连的写入用位线对WBL1/NWBL1需要向单元#5传输输入数据，故控制与写入用位线对WBL1/NWBL1相连的所有N沟道传输门N8～N15的写入控制用选择信号SEL4、SEL5、SEL6及SEL7维持激活状态，进行写入动作。
如上所述，通过仅使写入控制用选择信号SEL0～SEL3中的SEL1激活，从而和通常的情况相比可以使与单元#1相连的写入用位线对WBL0/NWBL0的布线负载减小，因此可以减轻阻碍存储器单元1的数据保持性能且来自外部的负载噪声，对于存储器单元1的SNM提高来说是有效的。再有，写入用位线对WBL0/NWBL0的布线负载较小，即便抑制在预充电电位重新设定动作中使用的第1及第2预充电电位重新设定电路14、15的晶体管能力，也可以高速地实现预充电电位重新设定动作，因此可以实现高速且小面积的半导体存储装置。
另外，虽然示出了仅维持与写入用位线对WBL0/NWBL0相连的N沟道传输门N2及N3的激活的控制的一例，但例如使N沟道传输门N4及N5也维持激活、即与前例相比虽然布线负载增加少许，但通过削减布线控制的复杂性，当然也可以称之为削减电路面积的方法。
还有，虽然使被配置于写入用位线对WBL1/NWBL1的N沟道传输门N8～N15进行维持激活状态的控制，但也可以设为与写入用位线对WBL0/NWB0相连的N沟道传输门N0～N7相同的控制，具备利用被配置于局部放大器电路4的写入缓冲器或第1及第2预充电电位重新设定电路14、15来执行写入动作的写入功能，从而可减轻写入动作时的布线负载，且可削减来自I/F电路8的对写入动作时成为负载的N沟道传输门N0～N15的影响，因此当然可以实现高速写入动作。尤其是，具备将第1及第2预充电电位重新设定电路14、15兼用作写入缓冲器的控制的做法，由于可削减I/F电路8内的写入缓冲器6，故对于面积削减而言是有效的。
其中，通过对本实施方式和上述实施方式1或其变形例进行组合，从而可期待更进一步的效果是毋庸置疑的。
-工业可用性-
本发明涉及的半导体存储装置，尤其具有使微细化后的存储器单元稳定地动作且实现高速动作的技术，对于装载多个且多种规格的存储器的系统LSI等来说是有用的。
-符号说明-
1存储器单元
2数据放大器
3预充电电位重新设定电路
4局部放大器电路
5保持器电路
6写入缓冲器
6a带回写功能的写入缓冲器
7输出缓冲器
8I/F电路
9行译码器
10控制电路
11数据保持电路
12数据读出电路
13数据传输控制电路
14、15第1及第2预充电电位重新设定电路

Claims (17)

1.一种半导体存储装置，具备：
存储器单元，由构成为利用第1及第2电路要素来存储数据的数据保持电路、及包括配置成将该数据保持电路与读出用位线及写入用位线对相连的晶体管在内的电路构成；
数据放大器，与所述读出用位线相连；和
下拉式晶体管，分别与所述写入用位线对相连，
所述数据放大器的输出与一个所述下拉式晶体管的栅电极连接，另一所述下拉式晶体管的栅电极与所述写入用位线对的一方连接。
2.根据权利要求1所述的半导体存储装置，其特征在于，
与所述数据放大器的输出连接的下拉式晶体管的晶体管尺寸要比与所述写入用位线对的一方连接着的下拉式晶体管的晶体管尺寸大。
3.根据权利要求2所述的半导体存储装置，其特征在于，
该半导体存储装置还具备被串联地连接在各个所述下拉式晶体管与所述写入用位线对之间的N沟道晶体管，
所述N沟道晶体管的栅电极与写入用控制电路的输出信号连接。
4.根据权利要求2所述的半导体存储装置，其特征在于，
各个所述下拉式晶体管的源极线与电源线以外的信号线连接。
5.根据权利要求4所述的半导体存储装置，其特征在于，
所述信号线是来自被配置于行译码器内的控制电路的信号线。
6.根据权利要求3所述的半导体存储装置，其特征在于，
所述写入用控制电路的输出信号被配置在与所述存储器单元内配置的读出用及写入用字线相同的方向上。
7.根据权利要求3所述的半导体存储装置，其特征在于，
所述写入用控制电路的输出信号，仅将用于选择与写入时未被选择的写入用位线对相同的地址的信号激活。
8.根据权利要求3所述的半导体存储装置，其特征在于，
所述被串联地连接的N沟道晶体管和下拉式晶体管的晶体管尺寸是相同的。
9.根据权利要求2所述的半导体存储装置，其特征在于，
所述下拉式晶体管的晶体管尺寸比与所述写入用位线对相连的构成写入缓冲器的N沟道晶体管的尺寸小。
10.根据权利要求2所述的半导体存储装置，其特征在于，
2个P沟道晶体管与所述写入用位线对连接，其中栅电极与所述写入用位线对的一方相连，源极与电源电压相连，漏极与所述写入用位线对的另一方相连。
11.根据权利要求1所述的半导体存储装置，其特征在于，
该半导体存储装置还具备写入缓冲器，所述写入缓冲器具有：
将输入数据向所述写入用位线对传输的写入缓冲器功能；和
将所述数据放大器的输出向所述写入用位线对传输的回写功能。
12.根据权利要求11所述的半导体存储装置，其特征在于，
所述下拉式晶体管的尺寸要比构成所述写入缓冲器的N沟道晶体管的尺寸小。
13.根据权利要求11所述的半导体存储装置，其特征在于，
在将所述下拉式晶体管的一方激活之后，将所述回写功能激活。
14.根据权利要求3所述的半导体存储装置，其特征在于，
包括所述下拉式晶体管及所述N沟道晶体管的控制电路被配置在与所述数据放大器相同的区域内，且所述区域是在存储器阵列内存在1个以上的、存储器阵列与存储器阵列之间的边界区域。
15.根据权利要求14所述的半导体存储装置，其特征在于，
该半导体存储装置还具备N沟道传输门，其被配置成在所述边界区域上对所述存储器阵列与存储器阵列进行连接，
所述N沟道传输门的栅电极与来自所述写入用控制电路的选择信号连接。
16.根据权利要求15所述的半导体存储装置，其特征在于，
与所述N沟道传输门相连的输出信号，仅将位于所述存储器单元阵列的边界区域的输出信号激活，该存储器单元阵列包括具有与未被选择的写入用位线对相同的地址且被选择的存储器单元。
17.根据权利要求3所述的半导体存储装置，其特征在于，
所述写入用控制电路的输出信号将表示写入动作被屏蔽掉的写入用位线对的地址信号激活。
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