CN1661661A - 显示装置 - Google Patents

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Abstract

本发明提供一种具有SRAM的显示装置，能谋求进一步的低耗电。其中，驱动电路包括存储器，存储器的存储单元包括：输入端子连接在第1节点、输出端子连接在第2节点的第1反相器；输出端子连接在上述第1节点、输入端子连接在上述第2节点的第2反相器；连接在第1数据线和上述第1节点之间、控制端子连接在第1字线的第1导电型的第1晶体管；连接在上述第1数据线和上述第1节点之间、控制端子连接在第3字线的第2导电型的第2晶体管；连接在第2数据线和上述第2节点之间、控制端子连接在第2字线的第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间、控制端子连接在第4字线的第2导电型的第4晶体管。

Description

显示装置
技术领域
本发明涉及显示装置，特别是涉及有效地应用于使用在便携式电话等的液晶显示装置的驱动电路的技术。
背景技术
具有子像素数在彩色显示中为240×320×3的小型的液晶板的TFT(Thin Film Transistor：薄膜晶体管)方式的液晶显示模块，作为便携电话机等便携设备的显示部而广泛使用。
在作为便携电话机等的显示部使用的液晶显示模块中，存在为了降低耗电量，而具备半导体存储器(Static Random Access Memory，以下称为SRAM)的技术。
图27是表示以往的SRAM的1个存储单元的电路图。
如该图所示，以往的SRAM的1个存储单元具有：字线(W)、数据线(DT、DB)、构成传输开关元件的N型MOS晶体管(以下简称为NMOS)(M1、M2)、以及反相器(I1、I2)。
另外，在图27中，node1和node2表示内部节点。
进而，调整各MOS(M1、M2)的尺寸，使得：在由MOS(M1、M2)连接着的数据线DT和内部节点(node1)的电平值为不相同的情况下、以及在由MOS(M1、M2)连接着数据线DB和内部节点(node2)的电平值为不相同的情况下，使高电平一侧(以下称为H电平)节点的电平变成低电平(以下称为L电平)。
即，为了可进行L电平的写入/读出，图27的SRAM单元的动作使以下那样的。
(1)写入动作
将字线W设为H电平之前，对数据线(DT、DB)进行一次预先充电使其达到电源电压Vcc。
接着，将字线W设为H电平，将NMOS(M1、M2)设为导通。在此时刻，因为数据线(DT、DB)均为H电平，所以内部节点的值不变化，RAM的数据被保存。
接着，只变化进行写入的SRAM的数据线。例如，写入“0”时，将数据线(DT)设为L电平后，内部节点(node1)必定为L电平，从而写入“0”。
相反，写入“1”时，进行预先充电之后，只将数据线(DB)设为L电平。于是内部节点(node2)必定为L电平，利用反相器(I2)使内部节点(node1)变为H电平。由此，“1”被写入到SRAM中。
(2)读出动作
将字线W设为H电平之前，对数据线(DT、DB)进行一次预先充电使其达到电源电压Vcc。
接着，将字线W设为H电平，将NMOS(M1、M2)设为导通。于是，存储在存储单元中的数据是“0”的情况下，因为内部节点(node1)为L电平，所以只是数据线(DT)变成L电平。
相反，已存储在存储单元中的数据是“1”的情况下，因为内部节点(node2)为L电平，所以只是数据线(DB)变成L电平。由此可进行SRAM的数据的读出动作。
不言而喻，为了实现上述的动作，要调整各反相器内的晶体管尺寸。
另外，作为与本申请发明相关的现有技术文献，列举下述文献：US2004/066363A1(文献1)、US2001/0052887A1(文献2)、JapanesePatent Laid-Open No.318566/2002(文献3)、Japanese Patent Laid-OpenNo.84722/2003(文献4)、Japanese Patent Laid-Open No.Heill/134866(文献5)。
发明内容
在上述的SRAM的存储单元中，在字线为H电平，NMOS(M、M2)已导通时，数据(DT、DB)的值都变成了L电平的情况下，有可能内部的反相器(I1、I2)的值不确定，有贯通电流流过。
因此，在进行写入/读出动作时，必须对数据线(DT、DB)进行一次预先充电使其达到电源电压Vcc。
因此，特别需要用于进行预先充电的电力，这成为阻碍上述具有以往的SRAM的液晶显示模块的进一步降低耗电量的主要原因。特别在具备液晶显示模块的便携设备是电池驱动的情况下，在使用时间的延长上已成为大问题。
这里，为了不需要预先充电，就需要做成能够进行H电平/L电平的写入/读出的结构。
但是，所谓可以进行H电平/L电平的写入，在NMOS(M1、M2)导通了的情况下，内部节点必定跟随数据线的值变化；另一方面，所谓可以进行H电平/L电平的读出，在NMOS(M1、M2)导通了的情况下，相反地，数据线一定跟随内部节点的值进行变化。
因此，数据线DT一侧和数据线DB一侧，均不能进行H电平/L电平的写入/读出。
本发明是为了解决上述以往技术的问题而完成的，本发明的目的在于，提供一种可在具有SRAM的显示装置中，谋求更低的耗电量的技术。
本发明的上述及其他目的和新特征，将通过本说明书的描述及附图来明确。
根据本发明的一个实施方式，提供一种显示装置，所述显示装置包括从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述影像信号的像素，其中：
上述驱动电路包括将上述影像数据存储在存储单元的存储器；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管，连接在第1数据线和上述第1节点之间，控制端子连接在第1字线；第2导电型的第2晶体管，连接在上述第1数据线和上述第1节点之间，控制端子连接在第3字线；第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第2字线；以及第2导电型的第4晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第4字线。
表示该实施方式的一例的电路结构由图5来表示。
根据本发明的其他实施方式，提供一种显示装置，所述显示装置包括从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述影像信号的像素，其中：
上述驱动电路包括将上述影像数据存储在存储单元的存储器，和设置在上述存储器和上述影像线之间的DA转换电路；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管和第2导电型的第2晶体管，连接在第1数据线和上述第1节点之间；第1导电型的第3晶体管和第2导电型的第4晶体管，连接在第2数据线和上述第2节点之间；上述第1和第2晶体管，在写入上述影像数据时设为导通，在读出上述影像数据时设为截止；以及上述第3晶体管和第4晶体管，在写入上述影像数据时设为截止，在读出上述影像数据时设为导通。
根据本发明的另一其他的实施方式，提供一种显示装置，所述显示装置包括：从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、经由上述影像线提供上述影像信号的像素，其中：
上述驱动电路具有将上述影像数据存储在存储单元的存储器；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管，连接在第1数据线和上述第1节点之间，控制端子连接在第1字线；第3反相器，输入端子连接在上述第1字线；第2导电型的第2晶体管，连接在上述第1数据线和上述第1节点之间，控制端子连接在上述第3反相器的输出端子；第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第2字线；第4反相器，输入端子连接在上述第2字线；以及第2导电型的第4晶体管，连接在上述第2数据线和上述第2节点之间，控制端子连接在上述第4反相器的输出端子。
表示该实施方式的一例的电路结构由图2来表示。
根据本发明的另一其他的实施方式，提供一种显示装置，所述显示装置包括：从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述影像信号的像素，其中：
上述驱动电路具有将上述影像数据存储在存储单元的存储器；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管，连接在第1数据线和上述第1节点之间，控制端子连接在第1字线；第2导电型的第2晶体管，连接在上述第1数据线和上述第1节点之间，控制端子连接在上述第3字线；第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第2字线；第3反相器，输入端子连接在上述第1字线；以及第2导电型的第4晶体管，连接在上述第2数据线和上述第2节点之间，控制端子连接在上述第3反相器的输出端子。
表示该实施方式的一例的电路结构由图28来表示。
根据本发明的另一其他的实施方式，提供一种显示装置，所述显示装置包括从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述影像信号的像素，其中：
上述驱动电路包括将上述影像数据存储在存储单元的存储器；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管，连接在第1数据线和上述第1节点之间，控制端子连接在第1字线；第3反相器，输入端子连接在上述第1字线；第2导电型的第2晶体管，连接在上述第1数据线和上述第1节点之间，控制端子连接在上述第3反相器的输出端子；第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第2字线；以及第2导电型的第4晶体管，连接在上述第2数据线和上述第2节点之间，控制端子连接在第3字线。
表示该实施方式的一例的电路结构由图4来表示。
附图说明
图1是表示本发明的实施方式的液晶显示模块的概略结构的框图。
图2是表示本发明的实施方式的RAM的1个存储单元的电路图。
图3是表示本发明的实施方式的RAM的变形例的1个存储单元的电路图。
图4是表示本发明的实施方式的RAM的变形例的1个存储单元的电路图。
图5是表示本发明的实施方式的RAM的变形例的1个存储单元的电路图。
图5(a)是图3所示的1个存储单元的更具体的电路结构的一例的电路图。
图5(b)是图3所示的1个存储单元的更具体的电路结构的其他的例子的电路图。
图6是表示本发明的实施方式的RAM的内部结构的框图。
图7是表示图1所示的控制电路、源极驱动器、以及SRAM的一例的概略结构的框图。
图8(a)和图8(b)是表示在图7所示的结构中，模式A的图像数据的流动以及液晶板的显示图像的图。
图9(a)和图9(b)是表示在图7所示的结构中，模式B的图像数据的流动以及液晶板的显示图像的图。
图10(a)～图10(c)是表示在图7所示的结构中，模式C的图像数据的流动以及液晶板的显示图像的图。
图11(a)和图11(b)是表示在图7所示的结构中，模式D的图像数据的流动以及液晶板的显示图像的图。
图12是表示图1所示的控制电路、源极驱动器、以及SRAM的其他的例子的概略结构的框图。
图13(a)和图13(b)是表示在图12所示的结构中，模式A的图像数据的流动以及液晶板的显示图像的图。
图14(a)和图14(b)是表示在图12所示的结构中，模式B的图像数据的流动以及液晶板的显示图像的图。
图15(a)～图15(c)是表示在图12所示的结构中，模式C的图像数据的流动以及液晶板的显示图像的图。
图16(a)和图16(b)是表示在图12所示的结构中，模式D的图像数据的流动以及液晶板的显示图像的图。
图17是表示图7或图12所示的输出电路(电流放大电路)16的一例的电路图。
图18是表示局部显示时，停止D5以外的位的电平移位动作时的电路结构的一例的图。
图19是表示图7或图12所示的输出电路(电流放大电路)16的其他的例子的电路图。
图20是表示在图17、图19所示的电路中，反相器(INV)的输入电压变化时，用于使反相器(INV)的动作停止的时序图。
图21是表示图7或图12中所示的灰度电压生成电路的一例的图。
图22是表示以往的振荡器的电路图。
图23是表示本发明的实施方式的振荡器的概略结构的框图。
图24是表示图23所示的电阻阵列(R Decoder)的结构的电路图。
图25(a)和图25(b)是用于说明在本发明的实施方式中，由显示定时产生电路生成的用于显示定时的时钟(CL1)，和由振荡器生成的升压时钟的图。
图26(a)和图26(b)是用于说明本发明的实施方式的变形例中，由显示定时产生电路生成的用于显示定时的时钟(CL1)，和由振荡器生成的升压时钟的图。
图27是表示以往的SRAM的1个存储单元的电路图。
图28是表示本发明的实施方式的RAM的变形例的1个存储单元的电路图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。
在用于说明实施方式的全部图中，具有同一功能的部分添加相同的符号，省略其反复的说明。
(实施方式1)
图1是表示本发明的实施方式1的液晶显示模块的概略结构的框图。
在液晶板(PNL)中，分别并列地设置多个扫描线(或栅极线)(G1～G320)、影像线(或漏极线)(S1～S720)
与扫描线(G)和影像线(S)的相交部分相对应地设置像素部。多个像素部排列成矩阵状，在像素部中设置有像素电极(ITO1)和薄膜晶体管(TFT)。在图1中，液晶板(PNL)的子像素数为240×320×3。
夹着液晶，与各像素电极(ITO1)对置地设置共用电极(也叫做对置电极或公共电极)(ITO2)。因此，在各像素电极(ITO1)和共用电极(ITO2)之间，形成有液晶电容(LC)。
液晶板(PNL)构成如下：将设置了像素电极(ITO1)、薄膜晶体管(TFT)等的玻璃基板(GLASS)和形成有彩色滤波器等的玻璃基板(未图示)隔开预定的间隙并叠加，用在该两基板间的边缘部附近设置为方框状的密封材料贴合两基板，并且从设置在密封材料的局部的液晶注入口将液晶注入到两基板之间的密封材料的内侧并密封，进而，将偏光板贴付在两基板的外侧。
另外，本发明因为与液晶板的内部构造没有关系，所以省略液晶板的内部构造的详细说明。进而，无论何种构造的液晶板，本发明均可以适用。
在本实施方式中，在玻璃基板(GLASS)上安装驱动电路(DRV)。
驱动电路(DRV)包括：控制电路100、驱动液晶板(PNL)的影像线(S)的源极驱动器130、驱动液晶板(PNL)的扫描线(G)的漏极驱动器140、生成为了在液晶板上显示图像而需要的电源电压(例如，提供给液晶板(PNL)的共用电极(ITO2)的共用电压)的液晶驱动电源产生电路120、以及存储电路(以下称为RAM)150。另外，在图1中，FPC是挠性布线基板。
此外，在图1中图示驱动电路(DRV)由1个半导体芯片构成的情况，也可以是以下情况，即：例如采用在半导体层使用低温多晶硅的薄膜晶体管，使驱动电路(DRV)直接形成在玻璃基板(GLASS)上。
还可以将驱动电路(DRV)或者驱动电路(DRV)的一部分的电路不安装在玻璃基板(GLASS)上，而形成在挠性布线基板上。
显示数据和显示控制信号，从主体一侧的微控制单元(Microcontroller Unit；以下称为MCU)或从图形控制器等输入到控制电路100。
在图1中，SI是系统接口，是从MCU等输入各种控制信号和图像数据的系统。
DI是显示数据接口(RGB接口)，是连续地输入由外部图形控制器形成的图像数据，和用于读入数据的时钟的系统(外部数据)。
该显示数据接口(DI)，与以往的在个人计算机中使用的漏极驱动器同样地与用于读入的时钟一致地依次读入图像数据。
控制电路100，将从系统接口(SI)和显示数据接口(DI)接收到的图像数据，传送到源极驱动器130、RAM150，并控制显示。
图2是表示本实施方式的RAM150的内部的SRAM的1个存储单元的电路图。
在本实施方式的SRAM中，为了将数据的写入和数据的读出分离，而将用于写入的字线(W2)和用于读出的字线(W1)分离。
由此，数据线(DT)是写入专用的数据线，数据线(DB)是读出专用的数据线。
另外，由NMOS晶体管(M1)和P型的MOS晶体管(以下，简称为PMOS)(M3)，以及NMOS(M2)和PMOS(M4)构成传输开关元件。
这里，在PMOS(M3)的栅极和字线(W2)之间，设置反相器(13)，同样，在PMOS(M4)的栅极和字线(W1)之间，设置反相器(14)。
在本实施方式的SRAM中，不需要数据线的预先充电。
以下，说明本实施方式的SRAM的数据的写入/读出动作。
(1)写入动作
将字线(W2)设为H电平，导通NMOS(M1)和PMOS(M3)，使数据线(TD)变化。例如，当写入“0”时，将数据线(DT)设为L电平。于是，内部节点(node1)必为L电平，存储单元写入“0”。
相反，当写入“1”时，将数据线(DT)设为H电平。于是，内部节点(node1)必为H电平，存储单元写入“1”。
(2)读出动作
将字线(W1)设为H电平，导通NMOS(M2)和PMOS(M4)，于是，当存储单元的数据是“0”时，因为内部节点(node2)为H电平，所以，数据线(DB)就变成H电平。
相反，当存储单元的数据是“1”时，因为内部节点(node2)为L电平，所以，数据线(DB)就变成L电平。由此能进行SRAM的数据的读出动作。
在图2中，为了驱动PMOS(M2、M4)，而添加了反相器(I3、I4)，但是，如图4、图5、图28所示，也可以这样设置：代替反相器，而添加字线(W1B)、或字线(W2B)，施加在PMOS(M2、M4)的栅极，上述字线(W1B)、或字线(W2B)施加有字线(W1)、或字线(W2)的信号的反向信号。
另外，图4表示显示装置，该显示装置包括从外部供给图像数据的驱动电路、供给上述驱动电路输出的图像信号的影像线、以及经由上述影像线供给上述图像信号的像素，
上述驱动电路包括将图像数据存储在存储单元的存储器，
该存储器的存储单元包括：
输入端子连接在第1节点(node 1)、输出端子连接在第2节点(node 2)的第1反相器(I1)；输出端子连接在第1节点(node 1)、输入端子连接在第2节点(node 2)的第2反相器(I2)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在第1字线(W2)的第1导电型的第1晶体管(M1)、输入端子连接在第1字线(W2)的第3反相器(I3)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在上述第3反相器(I3)的输出端子的第2导电型的第2晶体管(M3)；连接在第2数据线(DB)和第2节点(node 2)之间、控制端子连接在第2字线(W1)的第1导电型的第3晶体管(M2)；以及连接在第2字线(W1)和第2节点(node 2)之间、控制端子连接在第3字线(W1B)的第2导电型的第4晶体管(M4)。
另外，图5表示显示装置，该显示装置包括：从外部供给图像数据的驱动电路、供给上述驱动电路输出的图像信号的影像线、以及经由上述影像线供给上述图像信号的像素，
上述驱动电路包括将图像数据存储在存储单元的存储器，
该存储器的存储单元包括：输入端子连接在第1节点(node 1)、输出端子连接在第2节点(node 2)的第1反相器(I1)；输出端子连接在第1节点(node 1)、输入端子连接在第2节点(node 2)的第2反相器(I2)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在第1字线(W2)的第1导电型的第1晶体管(M1)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在第3字线(W2B)的第2导电型的第2晶体管(M3)；连接在第2数据线(DB)和第2节点(node 2)之间、控制端子连接在第2字线(W1)的第1导电型的第3晶体管(M2)；以及连接在第2字线(W1)和第2节点(node 2)之间、控制端子连接在第4字线(W1B)的第2导电型的第4晶体管(M4)。
另外，图28表示显示装置，该显示装置包括：从外部供给图像数据的驱动电路、供给上述驱动电路输出的图像信号的影像线、以及经由上述影像线供给上述图像信号的像素，
驱动电路包括将上述图像数据存储在存储单元的存储器，
该存储器的存储单元包括：
输入端子连接在第1节点(node 1)、输出端子连接在第2节点(node 2)的第1反相器(I1)；输出端子连接在第1节点(node 1)、输入端子连接在第2节点(node 2)的第2反相器(I2)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在第1字线(W2)的第1导电型的第1晶体管(M1)；连接在第1数据线(DT)和第1节点(node 1)之间、控制端子连接在第3字线(W2B)的第2导电型的第2晶体管(M3)；连接在第2数据线(DB)和第2节点(node 2)之间、控制端子连接在第2字线(W1)的第1导电型的第3晶体管(M2)；输入端子连接在第2字线(W1)的第3反相器(I3)；以及连接在第2字线(W1)和第2节点(node 2)之间、控制端子连接在第3反相器(I3)的输出端子的第2导电型的第4晶体管(M4)。
另外，如图3、图4、图5、图28所示，也可以将反相器(I2)改变为时钟控制反相器，在进行数据的写入时，使反相器(I2)停止。
在图3、图4、图5、图28所示的电路结构的情况下，能够减小将数据写入存储单元时的负载。
例如，以往，在存储了“0”数据的存储单元写入“1”数据时，需要将内部节点(node1)从L电平变成H电平。
此时，在图2所示的电路结构中，需要将反相器(I1)和反相器(I2)都反向，与此相对，在图3、图4、图5、图28所示的电路结构中，因为可以只将反相器(I1)反向，所以能减小将数据写入存储单元时的负荷。
将图3所示的1个存储单元的更具体的电路结构在图5(a)、图5(b)中表示。
在图5(a)、图5(b)中，NMOS(M13)和PMOS(M14)构成图3所示的反相器(I1)，NMOS(M11、M15)和PMOS(M12、M16)构成图3所示的时钟控制反相器(I2)。
在图5(a)、图5(b)中，因为字线(W2)为H电平时NMOS(M15)和PMOS(M16)截止，字线(W2)为L电平时NMOS(M15)和PMOS(M16)导通，所以能够在进行数据的写入时，使时钟控制反相器(I2)停止。
在本实施方式的使用了不需要预先充电的存储单元的情况下，虽然连接到同一字线上的存储单元，全部是写入/读出状态，但是因为在变成了写入状态时，一定要写入数据线(DT)的数据，所以，与图27所示的使用以往的存储单元的情况不同，需要对连接在同一字线上的全部存储单元输入数据。
因此，在进行数据的写入时，为了保存存储单元的数据，一旦将数据从连接在同一字线(W1、W2)上且不进行写入的存储单元读出后，就需要进行再次将读出的数据写回的动作。
图6表示该结构的例子。
在图6中，151是图2所示的存储单元，152是X方向控制电路，153是Y方向控制电路，154是多路调制器，155是写入电路，156、157是读出电路。
进行数据的写入时，通过读出电路156，进行一次连接在同一字线(W2)上的存储单元的数据的读出。
此后，通过X方向控制电路152，控制多路调制器154，进行将数据回写还是换写的选择，通过写入电路155，进行所选择的存储单元的数据的写入。
通过上述动作，能够保存在数据的写入时的、连接在同一字线(W2)上的、不进行数据的写入的存储单元的数据。
通过使用本实施方式的内置SRAM的驱动电路，可以减少液晶显示模块的耗电量。
图7是表示图1所示的控制电路100、源极驱动器130、以及RAM150的一例的概略结构的框图。
在图7所示的结构中，控制电路100由SRAM控制电路1、外部数据和SRAM数据的运算电路6、振荡器10、显示定时产生电路11构成。
另外，源极驱动器130具有：SRAM数据的并串行转换用移位寄存器(1)4、SRAM数据的选择器电路5、显示数据的串并行转换用移位寄存器(2)7、显示数据锁存电路(1)8、运算数据和SRAM数据的选择器电路9、显示数据锁存电路(2)12、显示数据锁存电路(3)13、电平移位电路14、DA转换电路(灰度电压译码电路)15、输出电路(电流放大电路)16、灰度电压生成电路17。
RAM150具有SRAM2和SRAM数据锁存电路3。
图7所示的结构的特征在于，具有：2个电平移位器(4、7)、用于保存图像数据的SRAM2、以及外部数据和SRAM数据的运算电路6。
在图7所示的结构中，来自SI(系统接口)的图像数据，输入SRAM控制电路1，传输到SRAM2，存储在SRAM2中的数据，被锁存于SRAM数据锁存电路3后，用于向液晶板(PNL)显示图像。
另外，来自DI(RGB接口)的图像数据，输入到SRAM控制电路1或者输入到外部数据和SRAM数据的运算电路6，并传送至SRAM2或显示数据锁存电路(1)8。
传送到SRAM2的数据能够保存达到RAM容量的程度，作为静止图像以及动图像的帧存储器来使用。
RAM容量根据液晶板(PNL)的像素数和显示颜色数进行变化。有保存全部像素数、全部灰度的量的情形；也有为了将便携电话的时间显示等叠加在显示图像上而保存超过液晶板(PNL)的像素数的量的情形。
相反，RAM容量，也有仅保存只有便携电话的待机画面的信息(只是时钟显示等)的情况。
例如，在QVGA中，不保存全部320线的RAM容量，只保存96线的量；显示颜色限定成只有8种颜色(RGB各1比特)。在此，之所以只保存待机画面的图像信息是为了降低耗电量。
通过使用SRAM2，可以不驱动外部总线，而将静止图像显示在液晶板(PNL)上。此外，将待机时限定了显示线、显示颜色的状态称为局部显示。
传送到显示数据锁存电路(1)8的外部数据，通过显示数据的串并行转换用移位寄存器(2)7，进行串并行转换，并作为液晶板(PNL)的1扫描线的量的显示数据顺次存储于显示数据锁存电路(1)8，成为1扫描线的量的图像数据。
在图7所示的结构中，由于存储在SRAM2中的数据与外部数据是独立的，所以可进行运算处理。
这里，所谓运算，主要是已存储在SRAM2中的数据与外部数据的叠加等，一般能够任意设定各自的数据的穿透率。
关于运算，有以下的(a)、(b)这两种方法。
(a)外部数据因为是连续输入的串行数据，所以对已存储的SRAM数据进行并串行转换，进行连续的运算。
(b)对外部数据进行串并行转换，而汇集1扫描线的量，进行与SRAM数据的运算。
图7所示的结构，是对应于(a)的情况。在此方法下，因为SRAM数据和外部数据的运算电路有1个就可以，所以SRAM数据和外部数据的运算电路与需要影像线的输出数的(b)的情况相比，能够减小电路规模。
为了实现上述(a)的方法，需要SRAM数据的并串行转换用移位寄存器(1)4、SRAM数据的选择器电路5、以及外部数据和SRAM数据的运算电路6。这些与按各影像线来配置运算电路相比，面积将减小。
移位寄存器(1)4是对SRAM数据进行并串行转换的移位寄存器，所选择的SRAM数据由选择器电路5，向运算电路6传送，执行运算。
运算后的串行数据，传送到显示数据锁存电路(1)8，通过显示数据的串并行转换用移位寄存器(2)7，进行串并行转换，并作为液晶板(PNL)的1扫描线的量的显示数据，顺次存储在显示数据锁存电路(1)8，成为1扫描线的量的图像数据。
锁存在显示数据锁存电路(1)8中的显示数据(外部数据，或者是外部数据和SRAM数据的运算后数据，或者是RAM数据)，由选择器电路9选择任一者，在显示数据锁存电路(2)12、显示数据锁存电路(3)13中，作为1扫描线的量的数据而保存。
另外，根据从DI(RGB接口)所输入的信号的定时，也有并不特别需要显示数据锁存电路(3)13的情况。
运算数据和SRAM数据的选择器电路9、显示数据锁存电路(2)12、显示数据锁存电路(3)13，基于由显示定时产生电路11生成的显示定时用时钟(CL1)来进行动作。
在没有从DI(RGB接口)输入的同步信号(打点时钟)的情况下，需要由内部振荡器10产生同步用的定时时钟。
只使用了SI(系统接口)的系统，或进行低耗电量显示的局部显示时，适用于上述情况。
锁存在显示数据锁存电路(3)13中的图像数据，由电平移位电路14转换电压水平后，在DA转换电路(灰度电压译码电路)15中转换成模拟的灰度电压。
该灰度电压通过输出电路(电流放大电路)16，进行电路放大并被输出到各影像线(S1～S720)。
这里，将灰度电压生成电路17所生成的64灰度(V0～V63)的灰度电压输入到DA转换电路(灰度电压译码电路)15。
在图7所示的结构中，图像数据的流动像以下那样。
(1)来自DI(RGB接口)的图像数据
模式A，不经由RAM的情况
外部数据和SRAM数据的运算电路6→显示数据锁存电路(1)8→运算数据和RAM数据的选择器电路9(通常显示)
模式B，经由RAM的情况
与以下的模式C相同(通常显示)
(2)来自SI(系统接口)的图像数据
模式C，无运算的情况
SRAM控制电路1→SRAM2→SRAM数据锁存电路3→运算数据和SRAM数据的选择器电路9(通常显示或局部显示)
模式D，有运算的情况
SRAM控制电路1→SRAM2→SRAM数据锁存电路3→SRAM数据的选择器电路5→外部数据和SRAM数据的运算电路6→显示数据锁存电路(1)8→运算数据和SRAM数据的选择器电路9(通常显示(叠加))
显示定时用时钟(CL1)在使用DI(RGB接口)时，由DI(RGB接口)中包含的同步用时钟(DOTCLK)生成，在不使用DI(RGB接口)时，使用由振荡器10所生成的时钟。
以下，对各模式加以说明。
(1)模式A
图8(a)是表示了模式A的图像数据的流动的图，图示了图7的直到显示数据锁存电路(2)12为止的流动。
另外，图8(b)是抽象地表示模式A中的显示在液晶板(PNL)中的图像。另外，在图8(b)中，虽然假设RGB各6比特，显示成26万色的画面，但是颜色数和像素数并不限于此。
模式A中的图像数据的流动是如下顺序：DI(RGB接口)→运算电路6→显示数据锁存电路(1)8→选择器电路9→显示数据锁存电路(2)12。
由此，在模式A中，由于不使用SRAM2、SRAM数据锁存电路3、移位寄存器(1)4、以及选择器电路5，所以可以使这些电路的动作停止。
关于运算电路6和选择器电路9，因为不使用SRAM2，所以也可以使数据通过。
另外，DI(RGB接口)的情况，因为也同时输入同步时钟，所以没有必要特别使用振荡器10。
因为到振荡器10的动作稳定为止，需要数毫秒的时间，为了应对至使用振荡器10的模式C快速状态变化，所以，也可以使振荡器10预先动作并持续。
另外，基于由振荡器10生成的时钟，在液晶驱动电源产生电路120中使用的升压时钟生成时，需要使振荡器10预先动作并持续。这在以下说明的各模式中也是相同的。
(2)模式B
图9(a)是表示了模式B的图像数据的流动的图，图示了图7的直到显示数据锁存电路(2)12为止的流动。
另外，图9(b)是抽象地表示模式B中的显示在液晶板(PNL)的图像。另外，在图9(b)中，虽然假设RGB各6比特，显示成26万色的画面，但是颜色数和像素数并不限于此。
模式B中的图像数据的流动是如下顺序：DI(RGB接口)→SRAM控制电路1→SRAM2→SRAM数据锁存电路3→选择器电路9→显示数据锁存电路(2)12。
由此，在模式B中，由于不使用晶体管(1)4、选择器电路5、运算电路6、移位寄存器(2)7、以及显示数据锁存电路(1)8，因此能够使这些电路的动作停止。
关于选择器电路9，因为不使用SRAM2，所以也可以使数据通过。
另外，DI(RGB接口)的情况，因为也同时输入同步时钟，所以也没有必要特别使用振荡器10。
因为达到振荡器10的动作稳定，需要数毫秒的时间，所以，为了应对至使用振荡器10的模式C的快速状态变化，也可以使振荡器10预先动作并持续。
(3)模式C
图10(a)是表示了模式C的图像数据的流的图，图示了图7的直到显示数据锁存电路(2)12为止的流动。
模式C，输入到SRAM控制电路1的图像数据，除了从SI(系统接口)输入以外，因为与图9(a)所示的模式B相同，所以省略再次说明。
但是，在模式C中，因为不是从SI(系统接口)输入同步时钟，所以，显示定时用时钟(CL1)使用由振荡器10所生成的时钟。
另外，图10(b)是抽象地表示模式C中，在通常显示状态时，显示在液晶板(PNL)中的图像的图。另外，在图10(b)中，虽然假设RGB各6比特，显示26万色的画面，但是颜色数和像素数并不限于此。
另外，图10(C)是抽象地表示模式C中，在局部显示状态时，显示在液晶板(PNL)中的图像的图。图10(C)的a、b区域表示8色显示的地方，除此以外的区域表示白或黑的非显示区域。另外，在图10(C)中，虽然图示了SRAM数据是8色的情况，但是颜色数、局部显示线数(图10(C)的a、b)并不限于此。
(4)模式D
图11(a)是表示了模式D的图像数据的流的图，图示了图7的直到显示数据锁存电路(2)12为止的流动。
另外，图11(b)是抽象地表示模式D中的显示在液晶板(PNL)中的图像。另外，在图11(b)的a、b中，表示8色+26万色的叠加显示区域，除此以外的区域表示26万色的显示区域。另外，在图11(b)中，虽然假设RGB各6比特，图示成26万色，但是颜色数和像素数并不限于此。同样，虽然图示的SRAM数据是8色，但是颜色数、叠加显示线数(图11(b)的a、b)并不限于此。
模式D中的图像数据的流动有2个系统，一个系统是如下顺序：SI(系统接口)→SRAM控制电路1→SRAM2→SRAM数据锁存电路3→SRAM数据的选择器电路5→运算电路6→显示数据锁存电路(1)8→选择器电路9→显示数据锁存电路(2)12；另一个系统是如下顺序：DI(RGB接口)→运算电路6→显示数据锁存电路(1)8→选择器电路9→显示数据锁存电路(2)12。
在模式D中，因为也同时从DI(RGB接口)输入同步时钟，所以没有必要特别使用振荡器10。
因为达到振荡器10的动作稳定，需要数毫秒的时间，所以，为了应对向使用振荡器10的模式C的快速状态变化，也可以使振荡器10预先动作并持续。
另外，通过在运算电路6中进行运算，能够将叠加显示线单元(图11(b)的a、b)全部设成8色，将局部进行26万色显示，将其他进行8色显示，或者使SRAM数据和从DI(RGB接口)输入的外部数据按50％的比率通过来显示。
图12是表示图1所示的控制电路、源极驱动器、以及SRAM的其他例子的概略结构的框图。
在图12所示的结构中，其特征在于，按图像数据的各比特，具有外部数据和SRAM数据的运算电路6，将外部数据进行串并行转换，汇总1扫描线的量进行与SRAM数据的运算。
与上述的图7所示的框图的不同之处在于：省略用于SRAM数据的并串行转换的位移寄存器(1)4、SRAM数据的选择器电路5，在运算数据和SRAM数据的选择器电路9内，将外部数据和SRAM数据的运算电路6按各图像数据位设置。
如图12所示的结构，将运算电路6按各图像位设置将使电路规模变大，使芯片尺寸增大，但是，因为不需要与外部数据的传输周期保持一致，所以在时钟边缘将产生宽余。可以用每次1扫描线输出的周期来进行动作。
进而，在图12所示的结构中，在能够进一步收缩处理，使数字电路的面积变小的情况下，因为此结构的电路规模变大的影响从整体来看是变小的，所以定时边缘较大者在设计上有灵活性。
在图12所示的结构中，图像数据的流动如以下那样。
(1)来自DI(RGB接口)的图像数据
模式A；不经由RAM的情况
显示数据锁存电路(1)8→外部数据和SRAM数据的运算电路6→运算数据和RAM数据的选择器电路9
模式B；经由RAM的情况
与以下的模式C相同
来自SI(系统接口)的图像数据
模式C；无运算的情况
SRAM控制电路1→SRAM2→SRAM数据锁存电路3→运算数据和SRAM数据的选择器电路9
模式D；有运算的情况
SRAM控制电路1→SRAM2→SRAM数据锁存电路3→外部数据和SRAM数据的运算电路6→运算数据和SRAM数据的选择器电路9
以下，说明各模式。
(1)模式A
图13(a)是表示了模式A的图像数据的流的图，图示了图12的直到显示数据锁存电路(2)12为止的流。
另外，图13(b)是抽象地表示模式A中的显示在液晶板(PNL)中的图像。另外，在图13(b)中，虽然假设RGB各6比特，显示26万色的画面，但是颜色数和像素数并不限于此。
模式A中的图像数据的流动是如下顺序：DI(RGB接口)→显示数据锁存电路(1)8→(运算电路6+选择器电路9)→显示数据锁存电路(2)12。
由此，在模式A中，由于不使用SRAM2、SRAM数据锁存电路3，所以能够使这些电路的动作停止。
关于运算电路6、选择器电路9，因为不使用SRAM2，所以也可以使数据通过。
另外，DI(RGB接口)的情况，因为也同时输入同步时钟，所以也不需要特别使用振荡器10。
但是，因为达到振荡器10的动作稳定，需要数毫秒的时间，所以，为了应对向使用振荡器10的模式C的快速状态变化，也可以使振荡器10预先动作并持续。
(2)模式B
图14(a)是表示了模式B的图像数据的流的图，图示了图12的直到显示数据锁存电路(2)12为止的流动。
另外，图14(b)是抽象地表示模式B中的显示在液晶板(PNL)中的图像的图。另外，在图14(b)中，虽然假设RGB各6比特，显示26万色的画面，但是颜色数以及像素数并不限于此。
模式B中的图像数据的流动是如下顺序：DI(RGB接口)→SRAM控制电路1→SRAM2→SRAM数据锁存电路3→(运算电路6+选择器电路9)→显示数据锁存电路(2)12。
由此，在模式B中，由于不使用晶体管(2)7、和显示数据锁存电路(1)8，因此能够使这些电路的动作停止。
关于运算电路6、选择器电路9，因为不使用SRAM2，所以也可以使数据通过。
另外，DI(RGB接口)的情况，因为也同时输入同步时钟，所以没有必要特别使用振荡器10。
但是，因为达到振荡器10的动作稳定，需要数毫秒的时间，所以，为了应对向使用振荡器10的模式C的快速状态变化，也可以使振荡器10预先动作并持续。
(3)模式C
图15(a)是表示了模式C的图像数据的流的图，图示了图7的直到显示数据锁存电路(2)12为止的流动。
在模式C中，输入到SRAM控制电路1的图像数据，除从SI(系统接口)输入以外，因为与图14(a)所示的模式B相同，所以省略再次说明。
但是，在模式C中，因为不是从SI(系统接口)输入同步时钟，所以显示定时用时钟(CL1)使用由振荡器10所生成的时钟。
另外，图15(b)是抽象地表示模式C中，在通常显示状态时，显示在液晶板(PNL)中的图像的图。另外，在图15(c)的a、b区域表示8色显示的地方，除此以外的区域表示白或黑的非显示区域。另外，在图15(b)中，虽然假设RGB各6比特，图示了26万色，但是颜色数和像素数并不限于此。
另外，图10(C)是抽象地表示模式C中，在局部显示状态时，显示在液晶板(PNL)中的图像的图。另外，虽然在图15(C)中，图示了SRAM数据是8色的情况，但是颜色数、局部显示线数(图15(C)的a、b)并不限于此。
(4)模式D
图16(a)是表示了模式D的图像数据的流的图，图示了图12的直到显示数据锁存电路(2)12为止的流动。
另外，图16(b)是抽象地表示模式D中的显示在液晶板(PNL)中的图像的图。另外，在图11(b)的a、b中，表示8色+26万色的叠加显示区域，除此以外的区域表示26万色的显示区域。另外，在图16(b)中，虽然图示着假设RGB各6比特，成为26万色，但是颜色数和像素数并不限于此。同样，虽然图示了SRAM数据是8色的情况，但是颜色数、叠加显示线数(图16(b)的a、b)也并不限于此。
模式D中的图像数据的流动有2个系统，一个系统是如下顺序：SI(系统接口)→SRAM控制电路1→SRAM2→SRAM数据锁存电路3→(运算电路6+选择器电路9)→显示数据锁存电路(2)；另一个系统是如下顺序：DI(RGB接口)→显示数据锁存电路(1)8→(运算电路6+选择器电路9)→显示数据锁存电路(2)12。
在模式D中，因为也同时从DI(RGB接口)输入同步时钟，所以也不需要特别使用振荡器10。
因为达到振荡器10的动作稳定，需要数毫秒的时间，为了应对向使用振荡器10的模式C的快速状态变化，也可以使振荡器10预先动作并持续。
另外，通过在运算电路6中进行运算，能够将叠加显示线部(图11(b)的a、b)全部设成8色，将一部分进行26万色显示，将其他进行8色显示，或者使SRAM数据和从DI(RGB接口)输入的外部数据按50％的比率通过来进行显示。
图17是表示图7或图12所示的输出电路(电流放大电路)16的一例的电路图。
如上述那样，所谓局部显示是R、G、B各2色总计8色(8＝2×2×2)显示，是只显示时钟等，还减少使用的扫描线数的显示。
图17所示的电路，可以使该局部显示时的耗电量减少，因此，将时钟控制反相器并联连接在输出电路16的运算放大器(AMP)上，可以在局部显示时使输出电路16的运算放大器停止，并减少耗电量。
该反相器(INV)，提供最大灰度电压(V0)和最小灰度电压(V63)作为电源电压，并且，输入被电平移位后的数据(在图17中，例如是D5T)。
以下，说明图17所示的电路的动作。
(1)通常显示时，将输出电路16的运算放大器(AMP)设为动作状态。
另外，将时钟(T)设为H电平，时钟(B)设为L电平，使反相器(INV)的动作停止(输出是高阻抗状态)。
在此，因为电源电压的H电平是比最大灰度电压(V0)高的电平，电源电压的L电平是比最小灰度电压(V63)低的电平，所以时钟(T、B)的电压电平可以作为电压电平。
(2)局部显示时，使输出电路16的运算放大器(AMP)停止(输出是高阻抗状态，并且是直流(DC)总线断开状态)。
另外，将时钟(T)设为L电平，时钟(B)设为H电平，使反相器(INV)设为动作状态。
将被电平移位后的数据(例如D5T)输入反相器(INV)。这里，当D5T为“1”时，V63(低)的灰度电压成为被选择的数据；为“0”时，V0(高)的灰度电压成为被选择的数据。另外，数据可以采用D0～D5中的1者。
由此，从反相器(INV)的输出端子，输出V63(低)的灰度电压或V0(高)的灰度电压。
由此，可以使局部显示时输出电路16的运算放大器(AMP)停止，输出V0的灰度电压或V63的灰度电压，并可以在局部显示时使耗电量大幅降低。
此外，在使用D5B作为输入反相器(INV)的图像数据的情况下，通过将反相器(INV)2个串联连接，能够输出逻辑上的正确的灰度电压。
即，反相器(INV)也可以是n个(n≥2)。但是为了降低作为反相器(INV)的电源电压所施加的电压(V0，V63)间的贯通电流，可以是最小的1个。
另外，在图17中，图示了图像数据是6比特的情况，但是图像数据也可以是8比特，输入数据可以采用D0～D7中的1个。
在图17中，局部显示时需要的数据只是D5T，因此，局部显示时，在图17所示的电平移位电路14中，不需要D5位以外的电平移位动作。
一般地，如果电平移位电路能够由于贯通电流大而停止，则能够期望低耗电量的效果。
图18是表示局部显示时，停止D5以外的位的电平移位动作情况的电路结构的一例的图。
在图18所示的电路中，在局部设定时，将控制线A的电压设成L电平(GND)。
由此，可以不将与非电路(NAND)的输出设成固定的H电平，停止D0～D4位的动作，在局部显示时使耗电量进一步降低。
图19是表示图7或图12中所示的输出电路(电流放大电路)16的其他的例子的电路图。
在图19中，与图17不同之处在于：在反相器(INV)的输入上，使用了DA转换电路(灰度电压译码电路)15的译码输出(模拟电压)。
在芯片布局上，在不能将图像数据布线到输出电路16时，该结构变为有效。
局部显示时，DA转换电路15的译码输出，需要按原样输出V0的灰度电压或V63的灰度电压，其所选择的任意灰度电压。
因此，在图18所示的电路中，反相器(INV)需要偶数个串联地连接，使得在逻辑上不输出反转。
在图17或图19所示的电路中，反相器(INV)，在输入了L电平的时钟(T)和H电平的时钟(B)的状态下，反相器(INV)的输入电压变化了时贯通电流流过。
在该情况下，虽然液晶板(PNL)的显示没有问题，也担心耗电量的增加。为了减少贯通电流，在反相器(INV)的输入电压变化时，停止反相器(INV)的动作。
在图20中表示该情况的动作定时的例子。
在图20中，GATE CL是用于液晶板(PNL)的栅极线(G)的导通/截止的时钟，用H电平导通，用L电平截止。
LINE CL是图7、图12的显示数据锁存电路(3)13的锁存时钟，在图20中，在下降沿(P)的点，锁存下一扫描线的数据(数据的变化定时)。
数据变化定时时，如果反相器(INV)停止(时钟(T)为H电平，时钟(B)为L电平)，则贯通电流不流动。
因此，下降沿(P)位于图20所示的Y-Z期间即可。
另外，在Y-Z期间，反相器(INV)输出为高阻抗状态，虽然在该期间不进行液晶的驱动，但是在高阻抗状态后的时间，如果液晶能够充分驱动则没有较大的问题。
另外，如果Y点在比图20的X早的时间到来，则在前段的写入进入最后阶段，反相器(INV)的输出成为高阻抗状态，因此并不太理想，但是，这并未达到在充分写入液晶之后、并给液晶充电后的电平由微小泄漏而消失这样长的时间，这就不存在问题。
如上所述，在输入到反相器(INV)的数据的变化时间中，通过停止反相器(INV)，就能够除掉贯通电流，可以谋求进一步的低耗电量。
图21是表示图7、图12所示的灰度电压生成电路17的一例的图。
一般地，图7、图12所示的灰度电压生成电路17，通过电阻分压电路(Ra)将由液晶驱动电源产生电路120生成的电压(图21的Vref)分压，生成多个灰度基准电压(在图21中为5个灰度基准电压)，进而由电阻分压电路(Ra)将该灰度基准电压分压，从而不断生成多个灰度电压(在图21中为64灰度的灰度电压)。
在该情况下，多个灰度基准电压，由放大电路(或缓冲电路)来进行电流放大。
在图10(c)所示的局部显示时，需要对局部显示线以外的线进行黑或白的显示。
这里，在只进行黑或白的显示时，由源极驱动器130输出到影像线(S)的灰度电压只需要上下2值。
因此，如图21所示，在通过放大电路提供灰度基准电压的情况下，在局部显示状态时，能够停止放大电路的动作，可以减少耗电量，所述放大电路是V0的灰度电压和V63的灰度的放大电路(图21的AMP0、AMP63)以外的放大电路(AMPa～AMPe)。
这样，在局部显示时，通过停止对由灰度电压产生电路47所输出的灰度基准电压进行电流放大的放大电路，可以谋求更少的耗电量。
图22是表示以往的振荡器的电路图。
图22所示的振荡器10，由5个反相器(I11～I15)通过电阻元件(R)串联连接，并且反相器(I11)与反相器(I12)之间连接有电容元件(C2)，通过电容元件(C1)向反相器(I11)提供电源电压(Vcc)。
在图22所示的振荡器10中，能够通过改变电阻元件R、电容元件(C1、C2)，来调整振动频率。
但是，在以往的振荡器10中，由于振动频率稳定，电阻元件(R)使用了通常的电阻元件(所谓外置的电阻元件)。
即，在通常的CMOS半导体等中，由于不能够形成高精度的电阻器件，因此构成驱动电路(DRV)的半导体芯片内没有内置电阻元件(R)。这即使在利用多晶硅TFT等形成在玻璃基板的情况中也是相同的。
通常的全灰度显示时，使用从DI(RGB接口)输入的时钟。因此，在本实施方式中，在将SRAM数据只用于局部显示的情况下，只在局部显示时使用图7、图12所示的振荡器10。
由于局部显示只是颜色数少及时钟等的简易显示，因此即使液晶的交流周期有一定程度的变化，也很难显示出像质的粗糙。
因为使用在振荡器10的电阻元件的精度较高，所以通过将电阻元件内置于半导体芯片内，可以减少液晶显示模块部件件数。
将电阻元件内置于半导体芯片内，由此，可以通过MCU的控制(即转换)将若干电阻值做成是可变的。即，可以根据液晶显示模块的像质、消耗的电流来进行调整。
图23是表示本实施方式的振荡器10的概略结构的框图。
图23所示的振荡器10，使用内置于半导体芯片内的电阻阵列(RDecoder)作为电阻元件。进而，设置了端子(PIN1、PIN2)，以便也可以使用外置的电阻元件(R)。
图24是表示图23所示的电阻阵列(R Decoder)的结构的电路图。
在使用外置的电阻元件(R)的情况下，将传输门电路(MZ1)设为接通，将传输门电路(MZ2)设为断开。此时的振荡器10的电流循环用图24的OSCR＝0来表示。
另外，在使用电阻阵列(R Decoder)的情况下，将传输门电路(MZ1)设为断开，将传输门电路(MZ2)设为接通。
电阻阵列(R Decoder)被设置为：多个内部电阻串联连接，通过用传输门电路(MZT)群中的一个选择该内部电阻，可以使电阻值可变。
在图24中，将选择450KΩ作为电阻阵列(R Decoder)时的振荡器10的电流循环图示成图24的OSCR＝2，将选择175KΩ作为电阻阵列(R Decoder)时的振荡器10的电流循环图示成图24的OSCR＝10，将选择50K Ω作为电阻阵列(R Decoder)时的振荡器10的电流循环图示成图24的OSCR＝15。
图25是用于说明在本发明的实施方式中，由显示定时产生电路11生成的用于显示定时的时钟(CL1)、和由振荡器10生成的升压时钟的图。
如图25(a)所示，显示定时产生电路11，基于从DI(RGB接口)输入的水平同步信号(HSYNC)和打点时钟(DOTCLK)，生成显示定时的时钟(CL1)。
该显示定时的时钟(CL1)是周期(图25(b)所示的T1)稳定的信号。
另外，升压时钟生成电路20，将由振荡器10所生成的时钟(OSC1)分频，生成升压时钟(DCCLK)。
该升压时钟(DCCLK)的周期(图25(b)所示的T2)是可变的，以振荡器10所生成的时钟(OSC1)的1个周期为单位来进行变化。
在图25所示的电路中，用于显示定时的时钟(CL1)，和升压时钟(DCCLK)在同一半导体芯片内部生成，但是由于各自基准的时钟不同步，所以生成的时钟彼此间也是不同步的。
因此，由于用于显示定时的时钟(CL1)，和升压时钟(DCCLK)的干扰，有时会引起显示在液晶板(PNL)中的图像的像质劣化。
图26是用于说明本实施方式的变形例中，由显示定时产生电路11所生成的用于显示定时的时钟(CL1)，和由振荡器所生成的升压时钟的图。
图26所示的电路，是可以防止下述情况电路，即：通过用于显示定时的时钟(CL1)，和升压时钟(DCCLK)的干扰，而引起显示在液晶板(PNL)中的图像的像质劣化。
在图26所示的电路中，在使用由显示定时产生电路11生成的用于显示定时的时钟(CL1)来作为显示控制信号的情况下，升压时钟生成电路20，基于通过开关(SW)输入的打点时钟(DOTCLK)，生成升压时钟(DCCLK)。
由此，因为用于显示定时的时钟(CL1)，和升压时钟(DCCLK)同步，所以可以防止引起显示在液晶板(PNL)中的图像的像质劣化。
该情况下，升压时钟生成电路20，生成下述2种模式的升压时钟(DCCLK)。
(1)模式1
升压时钟(DCCLK)，周期与用于显示定时的时钟(CL1)是同一周期，并且，液晶驱动电源产生电路120的充放电比率即Duty比是可变的(参照图26所示的T3)。
(2)模式2
升压时钟(DCCLK)，与打点时钟(DOTCLK)同步，周期可变，并且，液晶驱动电源产生电路120的充放电比率即Duty比为固定50％(参照图26所示的T4)
在该模式2中，升压时钟(DCCLK)与用于显示定时的时钟(CL1)不同步。
另外，在上述说明中，说明了将本发明应用于TFT方式的液晶显示模块的实施方式，但是本发明并不限于此，本发明也可以应用于STN方式的液晶显示模块或具有有机EL元件的EL显示装置。
以上，基于上述实施方式具体地说明了由本发明者完成的发明，但是本发明并不限于上述实施方式，不言而喻，可以在不脱离其要点的范围内进行各种变更。
如果简单地说明利用在本申请提出的发明中典型的技术所取得的效果，则如下述那样。
根据本发明，在具有SRAM的显示装置中，可以谋求更低的耗电量。

Claims (18)

1.一种显示装置，所述显示装置包括从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述图像信号的像素，其中：
上述驱动电路包括将上述影像数据存储在存储单元的存储器；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管，连接在第1数据线和上述第1节点之间，控制端子连接在第1字线；第2导电型的第2晶体管，连接在上述第1数据线和上述第1节点之间，控制端子连接在第3字线；第1导电型的第3晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第2字线；以及第2导电型的第4晶体管，连接在第2数据线和上述第2节点之间，控制端子连接在第4字线。
2.根据权利要求1所述的显示装置，其特征在于：
上述存储器具有控制部，
上述控制部在写入上述影像数据时，将上述第1和第2晶体管设为导通，
对上述第1数据线提供存储在上述存储单元的影像数据。
3.根据权利要求1所述的显示装置，其特征在于：
上述控制部在读出上述影像数据时，将上述第3和第4晶体管设为导通，
对上述第2数据线提供从上述存储单元读出的影像数据。
4.根据权利要求3所述的显示装置，其特征在于：
上述存储器包括存储提供给了上述第2数据线的、从上述存储单元读出的影像数据的存储装置，
上述控制部在写入上述影像数据时，选择从外部输入的影像数据或被存储在上述存储装置的数据，并提供给上述第1数据线。
5.根据权利要求1所述的显示装置，其特征在于：
上述第2反相器是时钟反相器，
上述时钟反相器，在上述第1和第2晶体管导通时被设置为断开。
6.根据权利要求1所述的显示装置，其特征在于：
被存储在上述存储器的影像数据是用于局部显示的影像数据。
7.一种显示装置，所述显示装置包括从外部提供影像数据的驱动电路、提供上述驱动电路输出的影像信号的影像线、以及经由上述影像线提供上述图像信号的像素，其中：
上述驱动电路包括将上述影像数据存储在存储单元的存储器，和设置在上述存储器和上述影像线之间的DA转换电路；
上述存储器的存储单元包括：
第1反相器，输入端子连接在第1节点，输出端子连接在第2节点；第2反相器，输出端子连接在上述第1节点，输入端子连接在上述第2节点；第1导电型的第1晶体管和第2导电型的第2晶体管，连接在第1数据线和上述第1节点之间；第1导电型的第3晶体管和第2导电型的第4晶体管，连接在第2数据线和上述第2节点之间；上述第1和第2晶体管，在写入上述影像数据时设为导通，在读出上述影像数据时设为截止；以及上述第3晶体管和第4晶体管，在写入上述影像数据时设为截止，在读出上述影像数据时设为导通。
8.根据权利要求7所述的显示装置，其特征在于：
上述驱动电路包括第1路径，将上述影像数据不经由上述存储器地提供给上述DA转换电路；和第2路径，经由上述存储器提供给上述DA转换电路。
9.根据权利要求8所述的显示装置，其特征在于：
上述驱动电路包括用于向上述DA转换电路输出多个灰度电压的灰度电压生成部。
在将上述影像数据经由上述第2路径提供给上述DA转换电路时，停止上述灰度电压生成部的一部分的电路的动作。
10.根据权利要求7所述的显示装置，其特征在于：
上述驱动电路包括第1动作状态，将上述影像数据不经由上述存储器地提供给上述DA转换电路；和第2状态，将上述影像数据保存在存储器中。
11.根据权利要求10所述的显示装置，其特征在于：
上述驱动电路包括用于向上述DA转换电路输出多个灰度电压的灰度电压生成部，
在上述第2动作状态的情况下，停止上述灰度电压生成部的一部分的电路的动作。
12.根据权利要求11所述的显示装置，其特征在于：
上述灰度电压生成部，包括输出灰度基准电压的多个放大电路，
上述驱动电路在上述第2动作状态的情况下，停止在上述多个放大电路中，除输出最大灰度电压和最小灰度电压的放大电路以外的放大电路的动作。
13.根据权利要求10所述的显示装置，其特征在于：
在上述DA转换电路和上述影像线之间具有输出电路，
在上述第2动作状态的情况下，停止上述输出电路的动作。
14.根据权利要求13所述的显示装置，其特征在于：
具有图像信号迂回装置，所述图像信号迂回装置在上述第2动作状态下，在停止了上述输出电路的动作时，将从上述DA转换电路输出的模拟信号作为上述图像信号，不经由上述输出电路地提供给上述影像线。
15.根据权利要求13所述的显示装置，其特征在于：
具有图像信号迂回装置，所述图像信号迂回装置在上述第2动作状态下，在停止了上述输出电路的动作时，根据输入到上述DA转换电路的任意数据，将任意的2灰度的灰度电压提供到上述影像线。
16.根据权利要求14所述的显示装置，其特征在于：
在输入到上述DA转换电路的数据进行变化的期间内，停止上述图像信号迂回装置的动作。
17.根据权利要求14所述的显示装置，其特征在于：
在上述DA转换电路的前段，具有对每个影像数据设置的电平移位电路，
在上述第2动作状态下，在停止了上述输出电路的动作时，停止输入到上述DA转换电路的数据以外的数据的电平移位电路的动作。
18.根据权利要求13所述的显示装置，其特征在于：
上述第2动作状态下的上述像素的灰度数，少于上述第1动作状态下的上述像素的灰度数。
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