CN1892753A - 集成电路装置及电子设备 - Google Patents

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Abstract

本发明提供一种可灵活地进行电路配置、高效地进行布局的集成电路装置及安装有该集成电路装置的电子设备。集成电路装置包括用于存储在显示面板上显示的至少一个画面的数据的显示存储器，其中，显示面板具有多条扫描线及多条数据线。显示存储器各自包括多个RAM块(200)，各个RAM块(200)分别包含多条字线WL、多条位线BL、多个存储器单元MC和数据读出控制电路(240)、(250)。多个RAM块(200)的各个RAM块沿着多条位线BL延伸的第一方向X配置。数据读出控制电路(240)、(250)在水平扫描驱动显示面板的一水平扫描期间1H内，分成N(N为大于等于2的整数)次地对应于多条信号线的像素的数据进行读出控制。

Description

集成电路装置及电子设备
技术领域
本发明涉及集成电路装置及电子设备。
背景技术
近年来，随着电子设备的普及，搭载在电子设备上的显示面板的高分辨率的需要增加。并且，驱动显示面板的驱动电路要求也高性能化。但是，在搭载高性能的驱动电路中，需要多种电路，与显示面板的高分辨率成比例地，其电路规模和电路的复杂度呈增加的趋势。因此，难以维持高性能或伴随更高性能的搭载的驱动电路的芯片面积的缩小化，妨碍制造成本的降低。
此外，即使在小型电子设备中，也搭载高分辨率的显示面板，要求其驱动电路高性能化。但是，在小型电子设备中，由于其空间的原因，不能将电路规模扩大太多。因此，难以同时达到芯片面积的缩小和高性能的搭载，难以降低制造成本或更高性能的搭载。
在特开2001-222276号公报中，披露了RAM内置液晶显示驱动器，但没有提及液晶显示驱动器的小型化。
发明内容
本发明是鉴于上述的技术问题进行的发明，其目的在于，提供一种灵活地进行电路的配置、并可以进行效率高的布局的集成电路装置以及搭载该集成电路的电子设备。
本发明与一种下述的集成电路装置相关，该集成电路装置包括用于存储在显示面板上显示的至少一个画面的数据的显示存储器，所述显示面板具有多条扫描线及多条数据线，所述显示存储器包括多个RAM块，各个RAM块分别包含多条字线、多条位线、多个存储器单元和数据读出控制电路，所述多个RAM块的每一个均沿着所述多条位线延伸的第一方向配置。
目前，连接一条字线的存储器单元的数量受到要与显示面板的全部数据线所对应的像素的灰阶位数相等的制约，从而剥夺了布局的自由度。目前，当将显示存储器块化为多个RAM块时，在字线延伸的方向上分开管辖多个，多个RAM块沿字线延伸的方向配置。
在本发明中，使在字线方向上分开管辖的多个RAM块的各个RAM块旋转90°，并将多个RAM块中的各个RAM均沿第一方向配置，第一方向是指位线延伸的方向。
由此，与现有的统一化的布局完全不同，可以对集成电路装置内的多个RAM块进行新的布局。
而且，在本发明中，也可以所述多个RAM块的各个RAM块包括通过一次字线的选择输出M(M为大于等于2的整数)位的数据的读出放大器电路，并且，在所述多个RAM块的各个RAM块中，沿第二方向至少排列有M个存储器单元，第二方向是指所述多条字线延伸的方向。
由此，至少能够确保输出M位数据的读出放大器电路在字线延伸方向上的长度为M×(存储器单元的长边)。
这时，在所述读出放大器电路中，能够沿所述第二方向排列M个读出放大器单元，在M个读出放大器单元上输入自所述M个存储器单元读出的M位数据。
在本发明中，也可以所述多个存储器单元各自具有短边及长边，在所述多个存储器单元的各个存储器单元中，所述多条位线沿所述多个存储器单元的所述长边延伸的方向形成，所述多条字线沿所述多个存储器单元的所述短边延伸的方向形成。这时，所述多个RAM块的各个RAM块包括通过一次字线的选择输出M(M为大于等于2的整数)位数据的读出放大器电路，在所述多个RAM块的各个RAM块上，沿所述第二方向至少排列有M个存储器单元，并且，所述读出放大器电路中设有输入从所述M个存储器单元读出的M位数据的M个读出放大器单元，在与所述第二方向上邻接的各L(L是满足2≤L≤M/2的整数)个存储器单元对应的位置上配置有所述M个读出放大器单元的各L个读出放大器单元，当将所述存储器单元的所述第二方向上的高度设为MCY，所述读出放大器单元的所述第二方向上的高度设为SACY时，(L-1)×MCY＜SACY≤L×MCY成立。
这时，由于缩小了存储器单元的第二方向上的尺寸(短边)，因而很难与排列在第二方向上的M个存储器单元一一对应地将M个读出放大器单元排列在第二方向上。因此，通过在与各L个存储器单元对应的位置上配置所述M个存储器单元的各L个存储器单元，从而能够缩小读出放大器电路的第二方向上的尺寸。此时，能够在(L-1)×MCY＜SACY≤L×MCY的范围下增高读出放大器单元的第二方向上的高度，提高了读出放大器单元的布局自由度。
此外，分别与在所述第一方向邻接的L个存储器单元的位线连接的L个读出放大器单元沿所述第一方向配置。
通过将L个读出放大器单元沿第一方向配置，从而读出放大器电路只要在第二方向上排列(M/L)个读出放大器单元，因而可缩小读出放大器电路的第二尺寸。
而且，在本发明中，所述数据读出控制电路能够在水平扫描驱动所述显示面板的一水平扫描期间内，通过所述显示存储器分成N(N为大于等于2的整数)次地对与所述数据线对应的像素的数据进行读出控制。
由于在一水平扫描期间内可分成N次地对存储在RAM块中的数据进行读出，所以获得了显示存储器的布局自由度。简而言之，若照现有技术这样，在一水平扫描期间内只从显示存储器中读出一次数据，那么与一条字线连接的存储器单元的数量受到要与对应于显示面板的全部数据线的像素的灰阶位数相等的制约，从而丧失了布局的自由度。在本发明中，由于一水平扫描期间内进行N次读出，所以例如能够将与一条字线连接的存储器单元的数量变为原来的1/N。因此，通过读出次数N的设定，可改变RAM块的纵横比等。
而且，本发明中，所述数据读出控制电路包括字线控制电路，所述字线控制电路在所述一水平扫描期间内能够选择所述多条字线中互不相同的N条字线，并且，在垂直扫描驱动所述显示面板的一垂直扫描期间内不多次选择同一字线。
虽然一水平扫描期间内可考虑进行各种N次读出控制，但是通过上述的控制，与一条字线连接的存储器单元的数量变为原来的1/N。如果在一水平扫描期间内选择N条这种字线，那么能够读出与显示面板的全部数据线对应的像素的灰阶位数的数据。
此外，当将所述显示面板的所述多条扫描线的条数设为SCN条时，在所述多个RAM块的各个RAM块上，沿所述第一方向至少排列(N×SCN)个存储器单元。不过，由于存储器单元的位线延伸的方向(第一方向)是短边，所以并非过度增长RAM块的第一方向的长度。
而且，在本发明中，当将所述多条数据线的条数定义为DLN条、与所述多条数据线对应的各像素的灰阶位数定义为G、所述多个RAM块的块数定义为BNK时，M值通过下式求得：
数学式2： M = DLN × G BNK × N
由此，可根据M值来决定RAM块的布局。而且，在考虑到空间而限制M值的场合，可以根据上式进行逆运算来决定RAM块的块数BNK。
而且，在本发明中，还可以包括数据线驱动器，所述数据线驱动器基于在所述一水平扫描期间内从所述显示存储器读出的数据，驱动设于所述显示面板的所述多条数据线。
由此，能够驱动设于所述显示面板的数据线。
而且，在本发明中，所述数据线驱动器也可以包括与所述多个RAM块相对应数量的多个数据线驱动块，并且，所述多个数据线驱动块可以沿所述第一方向配置。
由此，能够基于存储在RAM块中的数据驱动设于显示面板的数据线。而且，通过沿第一方向，配置数据线驱动块和RAM块，从而能够对集成电路装置进行更高效的布局。
而且，在本发明中，所述多个数据线驱动块与所述多个RAM块中的一个块可以配置成在所述第一方向上邻接。
由此，数据线驱动块能够高效地从RAM块接收数据。
而且，在本发明中，所述多个数据线驱动块的各个数据线驱动块包括第一～第N分割数据线驱动器，在所述第一～第N分割数据线驱动器上提供有第一～第N锁存信号，所述第一～第N分割数据线驱动器基于所述第一～第N锁存信号，锁存自对应的RAM块输入的数据。
由此，因为可根据字线的选择控制第一～第N锁存信号，所以能够使第一～第N分割数据线驱动器锁存驱动数据线所需的数据。而且，通过分割数据线驱动块、由多个分割数据线驱动器构成，从而能够灵活地设置数据线驱动块的第二方向的尺寸。即，能够高效地对集成电路装置布局数据线驱动块。
而且，在本发明中，在所述多个RAM块的端边中，与所述多个数据线驱动块邻接的边所相对的边是与所述多个RAM块中的一个相邻接的边。
根据本发明，能够将RAM块和RAM块邻接配置。这时，能够设计成共用RAM块上所需的一部分电路，并且能够缩短RAM块的第一方向上的尺寸。即，能够高效地对集成电路装置进行布局，使制造成本的降低成为可能。
而且，在本发明中，所述字线控制电路可基于字线控制信号进行字线选择，并且，当驱动所述多条数据线时，相同的所述字线控制信号可被提供给所述多个RAM块的各个RAM块的所述字线控制电路。
由此，由于可对多个RAM块进行均等的读出控制，所以能够将图像数据提供给作为显示存储器的数据线驱动器。
此外，在本发明中，所述多个数据线驱动块可基于数据线控制信号驱动数据线，并且，当所述数据线驱动器驱动所述多条数据线时，相同的所述数据线控制信号可被提供给所述多个数据线驱动块的各个数据线驱动块。
由此，由于可对多个数据线驱动块进行均等的控制，所以能够基于自各RAM块提供的数据驱动显示面板的数据线。
而且，本发明还与一种下述的电子设备相关，该电子设备包括上述的集成电路装置、以及显示面板。
此外，在本发明中，所述集成电路装置可安装在形成有所述显示面板的基板上。
并且，在本发明中，以所述集成电路装置的所述多条字线与设在所述显示面板上的所述多条数据线延伸的方向平行的方式，将所述集成电路装置安装在形成所述显示面板的基板上。
由此，与字线垂直于数据线这样形成的情况相比，本发明涉及的电子设备，不必设计特别的电路就可使字线缩短。例如，在本发明中，当自主机侧进行写入控制时，能够选择多个RAM块中的任意一个块，并且能够控制所选择的RAM块的字线。由于能够像上述这样较短地设置被控制的字线的长度，所以当进行自主机侧的写入控制时，本发明涉及的电子设备能够降低功耗。
附图说明
图1(A)和图1(B)是示出本实施例所涉及的集成电路装置的图。
图2(A)是示出本实施例所涉及的比较例的一部分的图，在图2(B)是示出本实施例所涉及的集成电路装置的一部分的图。
图3(A)和图3(B)是示出本实施例所涉及的集成电路装置的构成例的图。
图4是本实施例所涉及的显示存储器的构成例。
图5是本实施例所涉及的集成电路装置的剖面图。
图6(A)和图6(B)是示出数据线驱动器的构成例的图。
图7是本实施例所涉及的数据线驱动单元的构成例。
图8是示出本实施例所涉及的比较例的图。
图9(A)～图9(D)是用于说明本实施例的RAM块的效果的图。
图10是示出本实施例所涉及的RAM块的各个关系的图。
图11(A)和图11(B)是用于说明RAM块的数据读出的图。
图12是用于说明本实施例所涉及的分割数据线驱动器的数据锁存的图。
图13是示出本实施例所涉及的数据线驱动单元和读出放大器单元的关系的图。
图14是本实施例所涉及的分割数据线驱动器的其他构成例。
图15(A)和图15(B)是用于说明储存在RAM块中的数据的排列的图。
图16是本实施例所涉及的分割数据线驱动器的其他构成例。
图17(A)～图17(C)是示出本实施例所涉及的存储器单元的构成的图。
图18是示出图17(B)的横向型单元和读出放大器单元之间的关系的图。
图19是示出使用图17(B)所示的横向型单元的存储器单元阵列和读出放大器单元之间的关系的图。
图20是示出如图3(A)所示在两个RAM邻接的例子中的存储器单元阵列和其外围电路的框图。
图21(A)是示出本实施例所涉及的读出放大器单元和纵向型存储器单元的关系的图，图21(B)是示出本实施例所涉及的选择型读出放大器SSA的图。
图22是本实施例所涉及的分割数据线驱动器和选择型读出放大器的图。
图23是本实施例所涉及的存储器单元的排列例。
图24(A)和图24(B)是示出本实施例所涉及的集成电路装置的动作的时序图。
图25是本实施例所涉及的储存在RAM块中的数据的其他排列例。
图26(A)和图26(B)是示出本实施例所涉及的集成电路装置的其他动作的时序图。
图27是本实施例所涉及的储存在RAM块中的数据的其他排列例。
图28是示出本实施例所涉及的变形例的图。
图29是用于说明本实施例所涉及的变形例的动作的时序图。
图30是本实施例所涉及的储存在变形例的RAM块中的数据的排列例。
图31是用于说明在本实施例中使用的被分割为4个部分且旋转90度、在一水平扫描期间读出2次用的RAM块的图。
图32是示出RAM以及源极驱动器的块分割的图。
图33是根据图32被分割为11个部分的RAM内置数据驱动块的概要说明图。
图34是用于说明在存储器单元阵列中根据多条位线的排列的数据排列顺序和来自存储器输出电路的数据输出排列顺序不同的状态的图。
图35是示出RAM内置数据驱动块的存储器输出电路的图。
图36是图34所示的读出放大器和缓冲器的电路图。
图37是示出图33所示的排列替换布线区域的详细的图。
图38是示出与图35不同的存储器输出电路的图。
图39是示出与图35和图38不同的存储器输出电路的图。
图40是用于说明图39所示的第一开关的图。
图41是示出数据驱动器、驱动器单元的配置例的图。
图42是示出子像素驱动器单元的配置例的图。
图43是示出读出放大器单元、存储器单元的配置例的图。
图44(A)和图44(B)是示出包括本实施例的集成电路装置的电子设备的图。
具体实施方式
下面，参照附图对本发明的一个实施例进行说明。在下面说明的实施例不是对于记载在权利要求中的内容的不当限定。此外，下面说明的所有构成并不都是本发明的必要构成要件。并且，下面的图中的相同符号表示相同的意思。
1.显示驱动器
图1(A)示出了安装有显示驱动器20(广义上为集成电路装置)的显示面板10。在本实施例中，可以将显示驱动器20或安装有显示驱动器20的显示面板10搭载在小型电子设备(未图示)中。小型电子设备例如有手机、PDA(个人数字助理)、以及具有显示面板的数字音乐播放器等。显示面板10例如在玻璃基板上形成多个显示像素。对应于该显示像素，在显示面板10上形成在Y方向上延伸的多条数据线(未图示)以及在X方向上延伸的扫描线(未图示)。形成在本实施例的显示面板10上的显示像素是液晶元件，但并不限定于此，也可以是EL(Electro-Luminescence)元件等发光元件。另外，显示像素可以是伴随晶体管等的有源型，也可以是不伴随晶体管等的无源型。例如，在显示区域12中适用有源型的情况下，液晶像素可以是非晶硅TFT，也可以是低温多晶硅TFT。
显示面板10具有显示区域12，该显示区域12例如在X方向上具有PX个像素、在Y方向上具有PY个像素。例如，在显示面板10对应于QVGA显示的情况下，成为PX＝240、PY＝320，显示区域12由240×320像素表示。并且，显示面板10的X方向的像素数PX，在黑白显示的情况下与数据线的条数一致。在此，彩色显示的情况下，R用子像素、G用子像素、B用子像素共三个子像素合起来构成一个像素。从而，在彩色显示的情况下，数据线的条数成为(3×PX)条。因此，在彩色显示的情况下，“对应于数据线的像素数”指的是“X方向的子像素数”。各个子像素根据灰阶来确定其位数，例如在将3个子像素的灰阶值分别作为G位时，一个像素的灰阶值＝3G。在各个子像素表现出64灰阶(6位)的情况下，一个像素的数据量成为6×3＝18位。
并且，像素数PX和PY，例如可以是PX＞PY，也可以是PX＜PY，也可以是PX＝PY。
显示驱动器20的尺寸被设定为，X方向的长度为CX，Y方向的长度为CY。并且，长度为CX的显示驱动器20的长边IL与显示区域12的显示驱动器20侧的一边PL1平行。即，显示驱动器20以其长边IL与显示区域12的一边PL1平行的方式被安装在显示面板10中。
图1(B)是示出显示驱动器20的尺寸的图。长度为CY的显示驱动器20的短边IS和显示驱动器20的长边IL的比例如被设定为1∶10。即，在显示驱动器20中，其短边IS相对于其长边IL被设定为非常短。通过这样形成为细长的形状，可以将显示驱动器20的Y方向的芯片尺寸缩小至极限。
而且，上述的比1∶10是一个例子，并不限定于此。例如也可以是1∶11，也可以是1∶9。
并且，在图1(A)中示出了显示区域12的X方向的长度LX和Y方向的长度LY，但显示区域12的纵横尺寸比并不限定于图1(A)。在显示区域12中，例如长度LY也可以被设定为比长度LX短。
此外，根据图1(A)，显示区域12的X方向的长度LX与显示驱动器20的X方向的长度CX相同。并不特别限定于图1(A)，但优选如上所述地设定为长度LX与长度CX相同。作为其原因，示出了图2(A)。
在图2(A)中示出的显示驱动器22，X方向的长度被设定为CX2。由于该长度CX2比显示区域12的一边PL1的长度LX短，因而如图2(A)所示，不能将连接显示驱动器22和显示区域12的多条布线在Y方向上平行设置。因此，必须有裕度地设置显示驱动器22和显示区域12之间的距离DY2。这使显示面板10的玻璃基板的尺寸浪费，从而妨碍成本的降低。并且，在更小型的电子设备中搭载显示面板10的情况下，显示区域12之外的部分变大，也妨碍电子设备的小型化。
与此相对，如图2(B)所示，本实施例的显示驱动器20，由于以其长边IL的长度CX与显示区域12的一边PL1的长度LX一致的方式形成，因而可以将显示驱动器20和显示区域12之间的多条布线在Y方向上平行设置。由此，可以使显示驱动器20和显示区域12之间的距离DY比图2(A)的情况短。并且，由于显示驱动器20的Y方向的长度IS短，因而显示面板10的玻璃基板的Y方向的尺寸变小，有利于电子设备的小型化。
而且，在本实施例中，以显示驱动器20的长边IL的长度CX与显示区域12的一边PL1的长度LX一致的方式形成，但并不限定于此。
如上所述，通过将显示驱动器20的长边IL与显示区域12的一边PL1的长度LX相匹配，并使短边IS变短，在可以缩小芯片尺寸的同时，也可以缩短距离DY。因此，可以降低显示驱动器20的制造成本以及显示面板10的制造成本。
图3(A)和图3(B)是示出本实施例的显示驱动器20的布局构成例的图。如图3(A)所示，在显示驱动器20中，沿着X方向配置有：数据线驱动器100(广义上为数据线驱动块)；RAM 200(广义上为集成电路装置或RAM块)；扫描线驱动器230；G/A电路240(门阵列电路，广义上为自动布线电路)；灰阶电压生成电路250；以及电源电路260。这些电路以纳入在显示驱动器20的块宽度ICY中的方式配置。并且，以夹这些电路的方式在显示驱动器20中设置输出PAD 270和输入输出PAD 280。输出PAD 270和输入输出PAD 280沿着X方向形成，输出PAD 270设置在显示区域12侧。并且，在输入输出PAD 280中，例如连接有用于提供来自主机(例如MPU、BBE(Base-Band-Engine：基带引擎)、MGE、CPU等)的控制信息的信号线或电源供给线等。
并且，显示面板10的多个数据线被分割成多个块(例如四个)，一个数据线驱动器100驱动相当于一个块的数据线。
通过如上所述地设置块宽度ICY、并以纳入在其中的方式配置各个电路，可以灵活地应对用户的需要。具体地说，如果成为驱动对象的显示面板10的X方向的像素数PX改变，则由于驱动像素的数据线的数量也改变，因而必须与此相匹配地设计数据线驱动器100和RAM 200。此外，在低温多晶硅(LTPS)TFT面板用显示驱动器中，由于可以将扫描线驱动器230形成在玻璃基板上，因而也有将扫描线驱动器230不内置于显示驱动器20中的情况。
在本实施例中，通过只改变数据线驱动器100和RAM 200，或只拆卸扫描线驱动器230，就可以设计显示驱动器20。因此，由于可以有效利用原有的布局，并可以节省从开始重新设计的工夫，因而可以降低设计成本。
此外，在图3(A)中，以两个RAM 200相邻接的方式配置。由此，可以共用在RAM 200中使用的一部分电路，可以缩小RAM200的面积。对于详细的作用效果，在后面描述。此外，在本实施例中，并不限定于图3(A)的显示驱动器20。例如，如图3(B)所示的显示驱动器24那样，也可以以数据线驱动器100和RAM 200邻接、而两个RAM 200不邻接的方式配置。
此外，在图3(A)和图3(B)中，作为一例，分别设置有四个数据线驱动器100和RAM 200。通过在显示驱动器20中设置四个数据线驱动器100和4个RAM 200(4BANK)，可以将在一水平扫描期间(例如称为1H期间)被驱动的数据线的数量分割为四份。例如，在像素数PX为240的情况下，如果考虑到R用子像素、G用子像素、B用子像素，就必须在1H期间驱动例如720条数据线。在本实施例中，各个数据线驱动器100只要驱动该数的四分之一即180条数据线就可以。也可以通过增加BANK数来减少各个数据线驱动器100驱动的数据线的条数。将BANK数定义为设置在显示驱动器20内的RAM 200的数量。此外，将各个RAM 200加起来的总存储区域定义为显示存储器的存储区域，显示存储器至少可以储存用于显示相当于显示面板10的一个画面的图像的数据。
图4是对安装了显示驱动器20的显示面板10的一部分进行放大的图。显示区域12通过多条布线DQL与显示驱动器20的输出PAD 270相连接。该布线可以是设置在玻璃基板上的布线，也可以是形成在柔性基板等上并连接输出PAD 270和显示区域12的布线。
RAM 200的Y方向的长度被设定为RY。在本实施例中，该长度RY被设定为与图3(A)的块宽度ICY相同，但并不限定于此。例如，长度RY也可以被设定为小于等于块宽度ICY。
在长度被设定为RY的RAM 200中，设置有多条字线WL和控制该多条字线WL的字线控制电路220。此外，在RAM 200中，设置有多条位线BL、多个存储器单元MC、以及控制它们的控制电路(未图示)。RAM 200的位线BL以与X方向(也称为位线方向)平行的方式设置。即，位线BL以与显示区域12的一边PL1平行的方式设置。此外，RAM 200的字线WL以与Y方向(也称为字线方向)平行的方式设置。即，字线WL以与多条布线DQL平行的方式设置。
RAM 200的存储器单元MC根据字线WL的控制进行读出，该被读出的数据被提供给数据线驱动器100。即，如果字线WL被选择，储存在沿着Y方向排列的多个存储器单元MC中的数据就被提供给数据线驱动器100。
图5是示出图3(A)的A-A剖面的剖面图。A-A剖面是排列RAM 200的存储器单元MC的区域的剖面。在形成RAM 200的区域，例如设置有五层的金属布线层。在图5中，例如示出了第一金属布线层ALA、其上层的第二金属布线层ALB、再上层的第三金属布线层ALC、第四金属布线层ALD、以及第五金属布线层ALE。在第五金属布线层ALE上，例如形成有从灰阶电压生成电路250提供灰阶电压的灰阶电压用布线292。此外，在第五金属布线层ALE上，形成有用于提供从电源电路260提供的电压或从外部经过输入输出PAD 280提供的电压等的电源用布线294。本实施例的RAM200例如可以不使用第五金属布线层ALE而形成。因此，如上所述，可以在第五金属布线层ALE上形成各种布线。
此外，在第四金属布线层ALD上形成有屏蔽层290。由此，即使在RAM 200的存储器单元MC的上层的第五金属布线层ALE上形成各种布线，也可以缓和给RAM 200的存储器单元MC带来的影响。并且，在形成有字线控制电路220等的RAM 200的控制电路的区域的第四金属布线层ALD上，也可以形成有用于控制这些电路的信号布线。
形成在第三金属布线层ALC上的布线296，例如用于位线BL或电压VSS用布线。此外，形成在第二金属布线层ALB上的布线298，例如可以用于字线WL或电压VDD用布线。此外，形成在第一金属布线层ALA上的布线299，例如可以用于与形成在RAM 200的半导体层上的各个节点的连接。
而且，也可以对上述的构成进行变更，在第三金属布线层ALC上形成字线用布线，在第二金属布线层ALB上形成位线用布线。
由于可以如上所述地在RAM 200的第五金属布线层ALE上形成各种布线，因而可以如图3(A)或3(B)所示地沿着X方向排列多种电路块。
2.数据线驱动器
2.1.数据线驱动器的构成
图6(A)是示出数据线驱动器100的图。数据线驱动器100包括输出电路104、DAC 120、以及锁存电路130。DAC 120根据被锁存在锁存电路130中的数据将灰阶电压提供给输出电路104。在锁存电路130中例如储存有从RAM 200提供的数据。例如在色深被设定为G位的情况下，在各个锁存电路130中储存有G位的数据。根据色深生成多种灰阶电压，并从灰阶电压生成电路250提供给数据线驱动器100。例如，提供给数据线驱动器100的多个灰阶电压被提供给各个DAC 120。各个DAC 120根据被锁存在锁存电路130中的G位的数据，从灰阶电压生成电路250提供的多种灰阶电压中选择对应的灰阶电压，并输出至输出电路104。
输出电路104例如由运算放大器(广义上为运算放大器)构成，但并不限定于此。如图6(B)所示，也可以取代输出电路104将输出电路102设置在数据线驱动器100中。此时，在灰阶电压生成电路250中设置有多个运算放大器。
图7是示出设置在数据线驱动器100中的多个数据线驱动单元110的图。各个数据线驱动器100驱动多条数据线，数据线驱动单元110驱动多条数据线中的一条。例如，数据线驱动单元110驱动构成一个像素的R用子像素、G用子像素、以及B用子像素中的任一个。即，在X方向的像素数PX为240的情况下，在显示驱动器20中，设置有共计240×3＝720个数据线驱动单元110。并且，此时在各个数据线驱动器100中，例如在4BANK构成的情况下，设置有180个数据线驱动单元110。
数据线驱动单元110例如包括输出电路140、DAC 120、以及锁存电路130，但并不限定于此。例如，输出电路140也可以设置在外部。并且，输出电路140可以是图6A的输出电路104，也可以是图6B的输出电路102。
例如，在分别表示R用子像素、G用子像素、以及B用子像素的色深的灰阶数据被设定为G位的情况下，从RAM 200向数据线驱动单元110提供G位的数据。锁存电路130锁存G位的数据。DAC 120根据锁存电路130的输出将灰阶电压通过输出电路140输出。由此，可以驱动设置在显示面板10上的数据线。
2.2.一水平扫描期间的多次读出
图8示出了本实施例所涉及的比较例的显示驱动器24。该显示驱动器24，以显示驱动器24的一边DLL与显示面板10的显示区域12侧的一边PL1对置的方式被安装。在显示驱动器24中，设置有RAM 205以及数据线驱动器105，它们的X方向的长度被设定为比Y方向的长度长。RAM 205以及数据线驱动器105的X方向的长度随着显示面板10的像素数PX增加而变长。在RAM 205中设置有多条字线WL以及位线BL。RAM 205的字线WL沿着X方向延伸形成，位线BL沿着Y方向延伸形成。即，字线WL被形成为比位线BL长得多。此外，位线BL由于沿着Y方向延伸形成，因而与显示面板10的数据线平行，并与显示面板10的一边PL1垂直相交。
该显示驱动器24在H期间只选择一次字线WL。并且，数据线驱动器105锁存根据字线WL的选择从RAM 205输出的数据，驱动多条数据线。在显示驱动器24中，如图8所示，由于字线WL比位线BL长得多，因而数据线驱动器100以及RAM 205的形状在X方向上变长，难以确保在显示驱动器24中配置其他电路的空间。因此，妨碍显示驱动器24的芯片面积的缩小。此外，由于也需要浪费有关其确保等的设计时间，因而妨碍设计成本的降低。
图8的RAM 205例如以图9(A)所示的方式布局。根据图9(A)，RAM 205被分割为两个部分，其中一个部分的X方向的长度例如为“12”，而Y方向的长度为“2”。因此，可以将RAM 205的面积表示为“48”。这些长度值是示出了表示RAM 205的大小的基础上的比率的一例，并不限定实际的大小。并且，图9(A)～图9(D)的符号241～244表示字线控制电路，符号206～209表示读出放大器。
与此相对，在本实施例中，可以在将RAM 205分割为多个部分并旋转90度的状态下布局。例如，如图9(B)所示，可以在将RAM 205分割为四个部分并旋转90度的状态下布局。作为被分割为4个部分中的一个部分的RAM 205-1包括读出放大器207和字线控制电路242。此外，RAM 205-1的Y方向的长度为“6”，X方向的长度为“2”。从而，RAM 205-1的面积成为“12”，四个块的总面积成为“48”。但是，由于想要缩短显示驱动器20的Y方向的长度CY，因而图9(B)的状态并不理想。
因此，在本实施例中，如图9(C)和图9(D)所示，通过在1H期间进行多次读出，可以缩短RAM 200的Y方向的长度RY。例如，在图9(C)中，示出了在1H期间进行两次读出的情况。此时，由于在1H期间选择两次字线WL，因而可以将例如排列在Y方向上的存储器单元MC的数量减半。由此，如图9(C)所示，可以使RAM 200的Y方向的长度成为“3”。与其相应地，RAM 200的X方向的长度成为“4”。即，RAM 200的总面积成为“48”，排列存储器单元MC的区域的面积与图9(A)的RAM 205相等。于是，由于可以将这些RAM 200以如图3(A)或图3(B)所示的方式自由地配置，因而可以非常灵活地布局，可以进行有效的布局。
而且，图9(D)示出了进行三次读出的情况的一例。此时，可以使图9(B)的RAM 205-1的Y方向的长度“6”成为三分之一。即，在想要使显示驱动器20的Y方向的长度CY更短的情况下，可以通过调整1H期间的读出次数来实现。
在如上所述的本实施例中，可以将被块化的RAM 200设置在显示驱动器20中。在本实施例中，例如可以将4BANK的RAM 200设置在显示驱动器20中。此时，如图10所示，对应于各个RAM 200的数据线驱动器100-1～100-4驱动对应的数据线DL。
具体地说，数据线驱动器100-1驱动数据线组DLS1，数据线驱动器100-2驱动数据线组DLS2，数据线驱动器100-3驱动数据线组DLS3，数据线驱动器100-4驱动数据线组DLS4。并且，各个数据线组DLS1～DLS4，是将设置在显示面板10的显示区域12上的多条数据线DL例如分割为四块中的一块。这样，对应于4BANK的RAM 200，设置四个数据线驱动器100-1～100-4，并驱动对应于各个驱动器的数据线，由此可以驱动显示面板10的多条数据线。
2.3数据线驱动器的分割结构
图4所示的RAM 200的Y方向的长度RY，不仅依赖于排列在Y方向上的存储器单元MC的数量，而且还有依赖于数据线驱动器100的Y方向的长度的情况。
在本实施例中，为了缩短图4的RAM 200的长度RY，将在一水平扫描期间的多次读出例如二次读出作为前提，如图11(A)所示，数据线驱动器100形成为第一数据线驱动器100A(广义上为第一分割数据线驱动器)和第二数据线驱动器100B(广义上为第二分割数据线驱动器)的分割结构。图11(A)所示的M是根据一次字线选择从RAM 200读出的数据的位数。
并且，在各个数据线驱动器100A、100B中，如在图13、图14、图16、图22以及图28中后述，设置有多个数据线驱动单元110。具体地说，在数据线驱动器100A、100B中设置有(M/G)个数据线驱动单元110。此外，在对应于彩色显示的情况下，在各个数据线驱动器100A、100B中设置有〔M/(3G)〕个R用数据线驱动单元110、〔M/(3G)〕个G用数据线驱动单元110、以及〔M/(3G)〕个B用数据线驱动单元110。
例如，在像素数PX为240、像素的色深为18位、RAM 200的BANK数为4BANK的情况下，在1H期间只读出一次时，必须从各个RAM 200输出240×18÷4＝1080位的数据。
但是，为了缩小显示驱动器100的芯片面积，需要缩短RAM200的长度RY。从而，如图11(A)所示，例如假设在1H期间读出两次，在X方向上分割为数据线驱动器100A和100B。由此，可以将M设定为1080÷2＝540，并可以使RAM 200的长度RY大致成为一半。
并且，数据线驱动器100A驱动显示面板10的数据线中的一部分数据线(数据线组)。此外，数据线驱动器100B驱动显示面板10的数据线中的除了数据线驱动器100A驱动的数据线之外的数据线的一部分。这样，各个数据线驱动器100A、100B分别驱动显示面板10的数据线。
具体地说，如图11(B)所示，在1H期间例如选择字线WL1和WL2。即，在1H期间选择两次字线。并且，在A1定时，使锁存信号SLA下降。该锁存信号SLA例如被提供给数据线驱动器100A。而且，数据线驱动器100A根据锁存信号SLA的例如下降沿锁存从RAM 200提供的M位的数据。
此外，在A2定时，使锁存信号SLB下降。该锁存信号SLB例如被提供给数据线驱动器100B。而且，数据线驱动器100B根据锁存信号SLB的例如下降沿锁存从RAM 200提供的M位的数据。
更具体地说，如图12所示，根据字线WL1的选择被储存在M个存储器单元组MCS1中的数据，通过读出放大器电路210被提供给数据线驱动器100A和100B。但是，由于对应于字线WL1的选择锁存信号SLA下降，因而被储存在M个存储器单元组MCS1中的数据被锁存在数据线驱动器100A中。
而且，根据字线WL2的选择被储存在M个存储器单元组MCS2中的数据，通过读出放大器电路210被提供给数据线驱动器100A和100B，但对应于字线WL2的选择，锁存信号SLB下降。因此，被储存在M个存储器单元组MCS2中的数据被锁存在数据线驱动器100B中。
这样，在将M设定为例如540位的情况下，由于在1H期间进行两次读出，因而在各个数据线驱动器100A、100B中，锁存M＝540位的数据。即，共1080位的数据被锁存在数据线驱动器100中，可以实现在上述的例中所需的在1H期间的1080位。而且，可以在1H期间内锁存所需的数据量，且可以使RAM 200的长度RY缩短为大致一半。由此，由于可以缩短显示驱动器20的块宽度ICY，因而可以降低显示驱动器20的制造成本。
在图11(A)和图11(B)中，作为一例示出了在1H期间进行两次读出的例子，但并不限定于此。例如，也可以在1H期间进行4次读出，也可以设定为更多次。例如在进行四次读出的情况下，可以将数据线驱动器100分割为四个部分，可以进一步缩短RAM200的长度RY。此时，如果以上述的内容为例，就可以设定为M＝270，在被分割为四个部分的数据线驱动器的各个部分中锁存270位的数据。即，在使RAM 200的长度RY成为大致四分之一的同时，可以实现在1H期间所需的1080位的供给。
此外，如图11(B)的A3和A4所示，可以根据数据线使能信号等(未图示)的控制使数据线驱动器100A和100B的输出上升，也可以在A1和A2所示的定时在各个数据线驱动器100A、100B进行锁存之后直接输出至数据线。此外，也可以在各个数据线驱动器100A、100B中再设置一个锁存电路，将根据在A1和A2锁存的数据的电压输出至下次的1H期间。由此，不必担心画质下降，就可以增加在1H期间进行读出的次数。
并且，在像素数PY为320(显示面板10的扫描线为320条)、且在1秒期间进行60帧显示的情况下，如图11(B)所示，1H期间大约为52μsec。算法是，1sec÷60帧÷32052μsec。与此相对，如图11(B)所示，字线的选择大约进行40nsec。即，由于在比1H期间短得多的期间进行多次字线选择(从RAM 200的数据读出)，因而不会出现显示面板10的画质劣化的问题。
此外，M值可以用下式获得。BNK表示BANK数，N表示在1H期间进行的读出次数，(像素数PX×3)表示对应于显示面板10的多个数据线的像素数(在本实施例中为子像素数)，与数据线条数DIN一致。
数学式3： M = PX × 3 × G BNK × N
并且，在本实施例中，读出放大器电路210具有锁存功能，但并不限定于此。例如，读出放大器电路210也可以不具有锁存功能。
2.4.数据线驱动器的细分割
图13是用于在构成一个像素的各个子像素中作为一例R用子像素的RAM 200和数据线驱动器100的关系图。
例如，在各个子像素的灰阶的G位被设定为64灰阶的六位的情况下，从RAM 200向R用子像素的数据线驱动单元110A-R和110B-R提供六位数据。为了提供六位数据，在RAM 200的读出放大器电路210所包括的多个读出放大器单元211中，例如6个读出放大器单元211与各个数据线驱动单元110相对应。
例如，必须将数据线驱动单元110A-R的Y方向的长度SCY纳入到六个读出放大器单元211的Y方向的长度SAY中。同样地，必须将各个数据线驱动单元110的Y方向的长度纳入到六个读出放大器单元211的长度SAY中。在不能将长度SCY纳入到六个读出放大器211的长度SAY中的情况下，数据线驱动器100的Y方向的长度变得比RAM 200的长度RY长，成为布局效率低的状态。
RAM 200在工艺方面向微细化发展，读出放大器单元211的尺寸也小。另一方面，如图7所示，在数据线驱动单元110中设置有多个电路。特别是，DAC 120或锁存电路130的电路尺寸大，难以设计为小尺寸。并且，如果增加输入的位数，DAC 120或锁存电路130就会变大。即，存在难以将长度SCY纳入到六个读出放大器单元211的总长度SAY中的情况。
与此相对，在本实施例中，可以将以1H内读出次数N分割的数据线驱动器100A、100B再分割为S(S为大于等于2的整数)个，并在X方向上进行叠加。图14示出了以在1H期间进行N＝2次读出的方式设定的RAM 200中，数据线驱动器100A和100B分别被分割为S＝2个部分而被叠加的构成例。并且，图14是对于被设定为两次读出的RAM 200的构成例，但并不限定于此。例如，在被设定为N＝4次读出的情况下，数据线驱动器在X方向上被分割为N×S＝4×2＝8个部分。
图13的各个数据线驱动器100A、100B，如图14所示，分别被分割为数据线驱动器100A1(广义上为第一细分割数据线驱动器)和100A2、数据线驱动器100B1(广义上为第二细分割数据线驱动器)和100B2(广义上为第三或第S细分割数据线驱动器)。并且，数据线驱动单元110A1-R等的Y方向的长度设定为SCY2。如图14所示，长度SCY2被设定为可纳入到排列G×2个读出放大器单元211的情况下的Y方向的长度SAY2中。即，在形成各个数据线驱动单元110时，与图13相比，在Y方向上所允许的长度变长，可以进行布局效率高的设计。
然后，对图14的构成的动作进行说明。例如，如果字线WL1被选择，共M位的数据就通过各个读出放大器块210-1、210-2、210-3、210-4等被提供给数据线驱动器100A1、100A2、100B1、100B2中的至少任一个。此时，例如，从读出放大器块210-1输出的G位的数据例如被提供给数据线驱动单元110A1-R和110B1-R(广义上都是R用数据线驱动单元)。并且，从读出放大器块210-2输出的G位的数据例如被提供给数据线驱动单元110A2-R和110B2-R(广义上都是R用数据线驱动单元)。此时，在各个细分割数据线驱动器100A1、100A2、100B1、100B2等中，设置有〔M/(G×S)〕个数据线驱动单元110。
此时，与图11(B)所示的时序图同样地，对应于字线WL1被选择的定时，锁存信号SLA(广义上为第一锁存信号)下降。并且，该锁存信号SLA被提供给包括数据线驱动单元110A1-R的数据线驱动器100A1以及包括数据线驱动单元110A2-R的数据线驱动器100A2。因此，根据字线WL1的选择从读出放大器块210-1输出的G位的数据(储存在存储器单元组MCS 11中的数据)，被锁存在数据线驱动单元110A1-R中。同样地，根据字线WL1的选择从读出放大器块210-2输出的G位的数据(储存在存储器单元组MCS 12中的数据)，被锁存在数据线驱动单元110A2-R中。
对于读出放大器块210-3、210-4也与上述相同，在数据线驱动单元110A1-G(广义上为G用数据线驱动单元)中，锁存被储存在存储器单元组MCS 13中的数据，在数据线驱动单元110A2-G(广义上为G用数据线驱动单元)中，锁存被储存在存储器单元组MCS14中的数据。
此外，在字线WL2被选择的情况下，对应于字线WL2被选择，锁存信号SLB(广义上为第N锁存信号)下降。并且，该锁存信号SLB被提供给包括数据线驱动单元110B1-R的数据线驱动器100B1以及包括数据线驱动单元110B2-R的数据线驱动器100B2。因此，根据字线WL2的选择从读出放大器块210-1输出的G位的数据(储存在存储器单元组MCS 21中的数据)，被锁存在数据线驱动单元110B1-R中。同样地，根据字线WL2的选择从读出放大器块210-2输出的G位的数据(储存在存储器单元组MCS 22中的数据)，被锁存在数据线驱动单元110B2-R中。
在字线WL2被选择的情况下，对于读出放大器块210-3、210-4也与上述相同，在数据线驱动单元110B1-G中，锁存被储存在存储器单元组MCS 23中的数据，在数据线驱动单元110B2-G中，锁存被储存在存储器单元组MCS 24中的数据。数据线驱动单元110A1-B是锁存B用子像素的数据的B用数据线驱动单元。
并且，各个数据线驱动器100A1、100A2等沿着Y方向(广义上为第二方向)排列有R用数据线驱动单元、G用数据线驱动单元、以及B用数据线驱动单元。
在图15(B)中示出在数据线驱动器100A、100B如上所述被分割的情况下，储存在RAM 200中的数据。如图15(B)所示，在RAM 200中，沿着Y方向以R用子像素数据、R用子像素数据、G用子像素数据、G用子像素数据、B用子像素数据、B用子像素数据...的顺序储存数据。另一方面，在图13所示的构成的情况下，如图15(A)所示，在RAM 200中，沿着Y方向以R用子像素数据、G用子像素数据、B用子像素数据、R用子像素数据...的顺序储存数据。
在图13中长度SAY表示在六个读出放大器单元211中，但并不限定于此。例如，在色深为8位的情况下，长度SAY相当于八个读出放大器单元211的长度。
此外，在图14中作为一例示出了将各个数据线驱动器100A、100B分别分割为S＝2个部分的构成，但并不限定于此。例如也可以分割为S＝3个部分，也可以分割为S＝4个部分。并且，例如在将数据线驱动器100A分割为S＝3个部分的情况下，向被分割为三个部分的各个部分提供相同的锁存信号SLA就可以。此外，作为与1H期间内读出次数N相同的分割数S的变形例，在分割为S＝3个部分的情况下，可以将各个部分作为R用子像素数据、G用子像素数据、B用子像素数据的驱动器。图16示出了其构成。在图16中，示出了被分割为3个部分的数据线驱动器101A1(广义上为第一细分割数据线驱动器)、101A2(广义上为第二细分割数据线驱动器)、以及101A3。数据线驱动器101A1包括数据线驱动单元111A1(广义上为第三或第S细分割数据线驱动器)，数据线驱动器101A2包括数据线驱动单元111A2，数据线驱动器101A3包括数据线驱动单元111A3。
并且，对应于字线WL 1的选择，锁存信号SLA下降。与上述同样地，锁存信号SLA被提供给各个数据线驱动器101A1、101A2、以及101A3。
这样，根据字线WL1的选择，被储存在存储器单元组MCS 11中的数据例如作为R用子像素数据被储存在数据线驱动单元111A1(广义上为R用数据线驱动单元)中。同样地，被储存在存储器单元组MCS 12中的数据例如作为G用子像素数据被储存在数据线驱动单元111A2(广义上为G用数据线驱动单元)中，被储存在存储器单元组MCS 13中的数据例如作为B用子像素数据被储存在数据线驱动单元111A3(广义上为B用数据线驱动单元)中。
因此，如图15(A)所示，可以将写入到RAM 200中的数据在Y方向以R用子像素数据、G用子像素数据、B用子像素数据的顺序排列。此时，也可以将各个数据线驱动器101A1、101A2、以及101A3再分割为S个部分。
3.RAM
3.1.存储器单元的构成
各个存储器单元MC  例如可以由SRAM(Static-Random-Access-Memory)构成。图17(A)示出了存储器单元MC的电路的一例。此外，图17(B)和图17(C)示出了存储器单元MC的布局的一例。
图17(B)是横向型单元的布局例，图17(C)是纵向型单元的布局例。在此，如图17(B)所示，横向型单元是在各个存储器单元MC内字线WL的长度MCY比位线BL、/BL的长度MCX长的单元。另一方面，如图17(C)所示，纵向型单元是在各个存储器单元MC内位线BL、/BL的长度MCX比字线WL的长度MCY长的单元。并且，在图17(C)中，示出了在多晶硅层上形成的子字线SWL和在金属层上形成的主字线MWL，但将主字线MWL作为衬里使用。
图18示出了横向型单元MC和读出放大器单元211之间的关系。图17(B)示出的横向型单元MC，如图18所示，位线对BL、/BL沿着X方向排列。从而，横向型单元MC的长边的长度MCY成为Y方向的长度。另一方面，读出放大器单元211在电路布局方面，如图18所示，也在Y方向需要预定的长度SAY3。由此，在横向型单元的情况下，如图18所示，在一个读出放大器单元211上容易配置相当于一位的存储器单元MC(在X方向上PY个)。因此，如在上述式中说明，将在1H期间内从各个RAM 200读出的总位数作为M的情况下，如图19所示，在RAM 200的Y方向上排列M个存储器单元MC就可以。在图13～图16中，RAM 200在Y方向上具有M个存储器单元MC和M个读出放大器单元211的例子，可以适用于使用横向型单元的情况。而且，在如图19所示的横向型单元的情况下、并在1H期间两次选择不同的字线WL而进行读出的情况下，在RAM 200的X方向上排列的存储器单元MC的数量为像素数PY乘以读出次数(两次)。但是，由于横向型存储器单元MC的X方向的长度MCX比较短，因而即使排列在X方向上的存储器单元MC的个数增加，RAM 200的X方向的尺寸也不会变大。
此外，使用横向型单元的优点是增加RAM 200的Y方向的长度MCY的自由度。在横向型单元的情况下，由于可以调整Y方向的长度，因而作为Y方向和X方向的各个长度的比率，可以准备2∶1或1.5∶1等单元布局。此时，在将排列在Y方向上的横向型单元的个数例如作为100个的情况下，具有可以根据上述比率对RAM200的Y方向的长度MCY进行各种设计的优点。与此相对，如果使用图17(C)所示的纵向型单元，RAM 200的Y方向的长度MCY由读出放大器211的Y方向的个数所控制，自由度小。
3.2.对应多个纵向型单元的读出放大器的共用
如图21(A)所示，读出放大器单元211的Y方向的长度SAY3比纵向型存储器单元MC的长度MCY长很多。因此，在选择字线WL时，对于一个读出放大器单元211配置相当于1位的存储器单元MC的布局，效率低。
于是，如图21(B)所示，在选择字线WL时，对于一个读出放大器单元211配置相当于多位(例如2位)的存储器单元MC。由此，不用考虑读出放大器单元211的长度SAY3和存储器单元MC的长度MCY的差，可以有效地将存储器单元MC排列在RAM200中。
根据图21(B)，选择型读出放大器SSA包括读出放大器单元211、开关电路220、以及开关电路230。在选择型读出放大器SSA中，连接有例如两组位线对BL、/BL。
开关电路220根据选择信号COLA(广义上为读出放大器用选择信号)，将一组位线对BL、/BL连接在读出放大器单元211上。同样地，开关电路230根据选择信号COLB，将另一组位线对BL、/BL连接在读出放大器单元211上。并且，选择信号COLA、COLB的信号电平例如被互斥地控制。具体地说，在选择信号COLA被设定为使开关电路220设定为激活状态的信号的情况下，选择信号COLB被设定为使开关电路230设定为无源的信号。即，选择型读出放大器SSA在例如由2组位线对BL、/BL提供的2位(广义上为N位)的数据中选择任意一位的数据，输出对应的数据。
图22示出了设置有选择型读出放大器SSA的RAM 200。在图22中，作为一例，示出了在1H期间进行两次(广义上为N次)读出的情况下，例如色深(灰度)的G位为六位的情况的构成。此时，在RAM 200中，如图23所示，设置有M个选择型读出放大器SSA。因此，根据一次字线WL的选择，被提供给数据线驱动器100的数据为共M位。与此相对，在图23的RAM 200中，在Y方向上排列有M×2个存储器单元MC。并且，与图19的情况不同，在X方向上排列有与像素数PY相同个数的存储器单元MC。在图23的RAM 200中，由于在选择型读出放大器SSA上连接2组位线对BL、/BL，因而排列在RAM 200的X方向上的存储器单元MC的数量可以是与像素数PY相同的个数。
由此，在存储器单元MC的长度MCX比长度MCY长的纵向型单元的情况下，通过减少排列在X方向上的存储器单元MC的个数，可以使RAM 200的X方向的尺寸不变大。
3.3.从纵向型存储器单元的读出动作
下面，对图22所示的排列有纵向型存储器单元的RAM 200的动作进行说明。对于该RAM 200的读出的控制方法例如有两种，首先利用图24(A)、24(B)的时序图对其中一种进行说明。
选择信号COLA在图24(A)的B1所示的定时被设定为激活状态，字线WL1在B2所示的定时被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC、即存储器单元MC-1A的数据而进行输出。并且，如果锁存信号SLA在B3的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1A中的数据。
此外，选择信号COLB在B4的定时被设定为激活状态，字线WL1在B5所示的定时被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC、即存储器单元MC-1B的数据而进行输出。并且，如果锁存信号SLB在B6的定时下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-1B中的数据。并且，在图24(A)中，2次读出中，2次都是字线WL1被选择。
由此，完成根据1H期间的两次读出的数据线驱动器100的数据锁存。
此外，在图24(B)中，示出了在字线WL2被选择的情况下的时序图。动作与上述相同，其结果，在字线WL2如B7和B8所示地被选择的情况下，存储器单元MC-2A的数据被锁存在数据线驱动单元110A-R中，存储器单元MC-2B的数据被锁存在数据线驱动单元110B-R中。
由此，完成根据与图24(A)的1H期间不同的1H期间的2次读出的数据线驱动器100的数据锁存。
对于这种读出方法，在RAM 200的各个存储器单元MC中以图25所示的方式储存数据。例如，数据RA-1～RA-6是用于提供给数据线驱动单元110A-R的R像素的六位数据，数据RB-1～RB-6是用于提供给数据线驱动单元110B-R的R像素的六位数据。
如图25所示，例如在对应于字线WL1的存储器单元MC中，沿着Y方向，以数据RA-1(用于数据线驱动器100A锁存的数据)、RB-1(用于数据线驱动器100B锁存的数据)、RA-2(用于数据线驱动器100A锁存的数据)、RB-2(用于数据线驱动器100B锁存的数据)、RA-3(用于数据线驱动器100A锁存的数据)、RB-3(用于数据线驱动器100B锁存的数据)...的顺序进行储存。即，在RAM200中，沿着Y方向，轮流储存(用于数据线驱动器100A锁存的数据)和(用于数据线驱动器100B锁存的数据)。
而且，图24(A)、图24(B)所示的读出方法，在1H期间进行2次读出，但在1H期间选择相同的字线WL。
在上面披露了如下内容，即，在选择一次字线时被选择的存储器单元MC中，各个选择型读出放大器SSA从两个存储器单元MC接受数据，但并不限定于此。例如，也可以是如下的构成，即，在选择一次字线时被选择的存储器单元MC中，各个选择型读出放大器SSA从N个存储器单元MC接受N位的数据。此时，选择型读出放大器SSA，在相同的字线的第一次选择时，选择从第一～第N存储器单元MC的N个存储器单元MC中的第一存储器单元MC接受的一位的数据。此外，选择型读出放大器SSA在第K(1≤K≤N)次字线选择时，选择从第K存储器单元MC接受的1位的数据。
作为图24(A)和图24(B)的变形例，可以选择J(J为大于等于2的整数)条在1H期间被选择N次的相同的字线WL，并将在1H期间从RAM 200读出数据的次数作为(N×J)次。即，如果假设N＝2、J＝2，就在同一水平扫描期间1H内进行图24(A)和图24(B)所示的4次字线选择。即，是这样一种方法，通过在1H期间内选择2次字线WL1、选择两次字线WL2，进行N＝4次读出。
此时，各个RAM块200在选择一次字线时，输出M(M为大于等于2的整数)位的数据，在将显示面板10的多条数据线DL的条数定义为DLN、将对应于各条数据线的各个像素的灰阶位数定义为G、将RAM块200的块数定义为BNK的情况下，用以下的式获得M值。
数学式4： M = DLN × G BNK × N × J
下面，利用图26(A)和图26(B)，对另一种控制方法进行说明。
选择信号COLA在图26(A)的C1所示的定时被设定为激活状态，字线WL1在C2所示的定时被选择。由此，图22的存储器单元MC-1A和MC-1B被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC(广义上为第一存储器单元)、即存储器单元MC-1A的数据而进行输出。并且，如果锁存信号SLA在C3的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1A中的数据。
此外，字线WL2在C4所示的定时被选择，存储器单元MC-2A和MC-2B被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC、即存储器单元MC-2A的数据而进行输出。并且，如果锁存信号SLB在C5的定时下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-2A中的数据。
由此，完成根据1H期间的两次读出的数据线驱动器100的数据锁存。
此外，利用图26(B)，对与图26(A)所示的1H期间不同的1H期间的读出进行说明。选择信号COLB在图26(B)的C6所示的时序被设定为激活状态，字线WL1在C7所示的时序被选择。由此，图22的存储器单元MC-1A和MC-1B被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC(广义上为与第一～第N存储器单元中的第一存储器单元不同的存储器单元)、即存储器单元MC-1B的数据而进行输出。并且，如果锁存信号SLA在C8的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1B中的数据。
此外，字线WL2在C9所示的时序被选择，存储器单元MC-2A和MC-2B被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC、即存储器单元MC-2B的数据而进行输出。并且，如果锁存信号SLB在内C10的时序下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-2B中的数据。
由此，完成根据与图26(A)的1H期间不同的1H期间的2次读出的数据线驱动器100的数据锁存。
对于这种读出方法，在RAM 200的各个存储器单元MC中以图27所示的方式储存数据。例如，数据RA-1A～RA-6A和数据RA-1B～RA-6B是用于提供给数据线驱动单元110A-R的R用子像素的六位数据。数据RA-1A～RA-6A是图26(A)所示的1H期间的R用子像素数据，数据RA-1B～RA-6B是图26(B)所示的1H期间的R用子像素数据。
此外，数据RB-1A～RB-6A和数据RB-1B～RB-6B是用于提供给数据线驱动单元110B-R的R用子像素的六位数据。数据RB-1A～RB-6A是图26(A)所示的1H期间的R用子像素数据，数据RB-1B～RB-6B是图26(B)所示的1H期间的R用子像素数据。
如图27所示，在RAM 200中，沿着X方向，以数据RA-1A(用于数据线驱动器100A进行锁存的数据)、RB-1A(用于数据线驱动器100B进行锁存的数据)的顺序储存在各个存储器单元MC中。
此外，在RAM 200中，沿着Y方向，以数据RA-1A(用于数据线驱动器100A在图26(A)的1H期间锁存的数据)、数据RA-1B(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)、数据RA-2A(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)、数据RA-2B(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)...的顺序进行储存。即，在RAM 200中，沿着Y方向，轮流储存在某个1H期间被数据线驱动器100A锁存的数据、以及在与该1H期间不同的其他1H期间被数据线驱动器100A锁存的数据。
图26(A)、图26(B)所示的读出方法，在1H期间进行两次读出，但在1H期间选择不同的字线WL。并且，在一垂直期间(即，1帧期间)选择两次相同的字线。这是因为在选择型读出放大器SSA上连接两组位线对BL、/BL。因此，在选择型读出放大器SSA上连接三组或更多的位线BL、/BL的情况下，在一垂直期间选择三次或更多次相同的字线。
此外，在本实施例中，上述的字线WL的控制例如可以通过图4的字线控制电路220进行。
3.4.数据读出控制电路的配置
图20示出了设置在利用图17(B)的横向型单元构成的两个RAM 200内的两个存储器单元阵列200A、200B以及其外围电路。
图20是如图3(A)所示地两个RAM 200邻接的例子的框图。在两个存储器单元阵列200A、200B的各个中作为专用电路设置行译码器(广义上为字线控制电路)150、输出电路154、以及CPU写/读电路158。此外，在两个存储器单元阵列200A、200B中作为共用电路设置有CPU/LCD控制电路152和列译码器156。
并且，行译码器150根据来自CPU/LCD控制电路152的信号，控制RAM 200A和200B的字线WL。由于从两个存储器单元阵列200A、200B的各个向LCD侧的数据读出控制是通过行译码器150和CPU/LCD控制电路152进行的，因而行译码器150和CPU/LCD控制电路152成为广义的数据读出控制电路。CPU/LCD控制电路152例如根据外部的主机的控制，对两个行译码器150、两个输出电路154、两个CPU写/读电路158、以及一个列译码器156进行控制。
两个CPU写/读电路158根据来自CPU/LCD控制电路152的信号进行如下的控制，即，将来自主机侧的数据写入在存储器单元阵列200A、200B中，或读出储存在存储器单元阵列200A、200B中的数据而向例如主机侧输出。列译码器156根据来自CPU/LCD控制电路152的信号，进行存储器单元阵列200A、200B的位线BL、/BL的选择控制。
并且，输出电路154包括如上所述地分别输入一位的数据的多个读出放大器单元211，通过在1H期间选择不同的例如两条字线WL，将从存储器单元阵列200A、200B输出的M位的数据输出至数据线驱动器100。此外，在如图3(A)所示地具有四个RAM 200的情况下，两个CPU/LCD控制电路152根据如图10所示的相同的字线控制信号RAC控制4个列译码器156，其结果在4个存储器单元阵列中同时选择相同列地址的字线WL。
这样，由于通过在1H期间从各个存储器单元阵列200A、200B进行例如两次读出，每一次的读出位M减少，因而列译码器156和CPU写/读电路158的尺寸减半。并且，在如图3(A)所示的两个RAM 200邻接的情况下，由于如图20所示可以在两个存储器单元阵列200A、200B中共用CPU/LCD控制电路152和列译码器156，因而根据该点也可以减小RAM 200的尺寸。
此外，在如图17(B)所示的横向型单元的情况下，由于如图19所示地连接在各个字线WL1、WL2上的存储器单元MC的数量减少为M个，因而字线的布线电容比较小。因此，也不需要将字线分级为主字线和子字线。
4.变形例
图28示出了本实施例所涉及的变形例。例如，在图11(A)中，数据线驱动器100A和100B被在X方向上分割。并且，在彩色显示的情况下，在各个数据线驱动器100A、100B中分别设置有R用子像素的数据线驱动单元、G用子像素的数据线驱动单元、以及B用子像素的数据线驱动单元。
与此相对，在图28的变形例中，数据线驱动器100-R(广义上为第一分割数据线驱动器)、100-G(广义上为第二分割数据线驱动器)、100-B(广义上为第三分割数据线驱动器)这三个被分割在X方向上。并且，在数据线驱动器100-R中，设置有多个R用子像素的数据线驱动单元110-R1、110-R2(广义上为R用数据线驱动单元)，在数据线驱动器100-G中，设置有多个G用子像素的数据线驱动单元110-G1、110-G2(广义上为G用数据线驱动单元)。同样地，在数据线驱动器100-B中，设置有多个B用子像素的数据线驱动单元110-B1、110-B2(广义上为B用数据线驱动单元)。
并且，在图28的变形例中，在1H期间进行三次(广义上为N次，N为3的倍数)读出。例如，如果字线WL1被选择，据此，数据线驱动器100-R就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS 31中的数据被锁存在数据线驱动单元110-R1中。
此外，如果字线WL2被选择，据此，数据线驱动器100-G就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS32中的数据被锁存在数据线驱动单元110-G1中。
此外，如果字线WL3被选择，据此，数据线驱动器100-B就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS33中的数据被锁存在数据线驱动单元110-B1中。
对于存储器单元组MCS 34、MCS 35、MCS 36也与上述同样，如图28所示地分别被储存在数据线驱动单元110-R2、110-G2、110-B2中的任一个中。
图29是示出根据该3次读出的动作的时序图。字线WL 1在图29的D1时序被选择，数据线驱动器100-R在D2时序锁存来自RAM200的数据。由此，如上所述地根据字线WL1的选择被输出的数据被锁存在数据线驱动器100-R中。
此外，字线WL2在D3时序被选择，数据线驱动器100-G在D4时序锁存来自RAM 200的数据。由此，如上所述地根据字线WL2的选择被输出的数据被锁存在数据线驱动器100-G中。
此外，字线WL3在D5时序被选择，数据线驱动器100-B在D6时序锁存来自RAM 200的数据。由此，如上所述地通过字线WL3的选择被输出的数据被锁存在数据线驱动器100-B中。
在如上所述地动作的情况下，在RAM 200的存储器单元MC中，如图30所示地储存数据。例如，图30的数据R1-1表示R用子像素为6位的色深的情况下的其1位的数据，例如被储存在一个存储器单元MC中。
例如，在图28的存储器单元组MCS 31中，储存数据R1-1～R1-6，在存储器单元组MCS 32中，储存数据G1-1～G1-6，在存储器单元组MCS 33中，储存数据B1-1～B1-6。同样地，在存储器单元组MCS 34～MCS 36中，如图30所示地储存数据R2-1～R2-6、G2-1～G2-6、以及B2-1～B2-6。
例如，可以将储存在存储器单元组MCS 31～MCS 33中的数据看作一个像素的数据，该数据是用于驱动与对应于储存在存储器单元组MCS 34～MCS 36中的数据的数据线不同的数据线的数据。因此，在RAM 200中，可以沿着Y方向按顺序写入每一个像素的数据。
此外，设置在显示面板10上的多条数据线中，例如驱动对应于R用子像素的数据线，接着驱动对应于G用子像素的数据线，然后驱动对应于B用子像素的数据线。由此，即使在1H期间内进行三次读出的情况下在各次的读出中发生延迟，也由于例如对应于R用子像素的数据线全部被驱动，因而减小延迟引起的不能显示区域的面积。因此，可以缓和闪烁等显示劣化。
并且，在变形例中，作为一例示出了被分割为三个部分的形式，但并不限定于此。在N为3的倍数的情况下，在N个分割数据线驱动器中，(1/3)个分割数据线驱动器相当于第一组分割数据线驱动器，另外(1/3)个分割数据线驱动器相当于第二组分割数据线驱动器，剩下的(1/3)个分割数据线驱动器相当于第三组分割数据线驱动器。
5.本实施例的效果
如图8所示，现有技术中，连接一条字线WL的存储器单元的数量受到要与对应于显示面板的全部数据线的像素的灰阶位数相等的制约，从而剥夺了布局的自由度。现有技术中，当将显示存储器块化为多个RAM块时，如图9(A)所示，在字线WL延伸的X方向上分开管辖多个，多个RAM块沿字线WL的延伸方向配置。
如图9(B)所示，在本实施例中，使在字线WL延伸的X方向上分开管辖的多个RAM块205-1的各个RAM块旋转90°，并将多个RAM块205-1中的各个RAM块均沿位线BL延伸的X方向配置。由此，与现有技术中的统一化的布局完全不同，可以对集成电路装置内的多个RAM块进行新的布局。
而且，如图19所示，在多个存储器单元MC的各个存储器单元中，如果字线WL沿存储器单元MC的长边MCY延伸的Y方向配置，那么能够将读出放大器210配置在存储器单元MC的长边MCY的范围内。而且，由于位线BL(在图19中省略)延伸的X方向与存储器单元MC的短边MCX一致，所以即使在位线形成方向上的RAM块的尺寸受到限制的时候，也可以增加共同连接到位线的存储器单元的数量。即，能够进行高效的布局，起到降低成本的效果。
进而，如图9(C)及图9(D)所示，在1H期间内对RAM 200进行多次读出。因此，如上所述，可减少平均每条字线的存储器单元MC的个数，使数据线驱动器100的分割化成为可能。例如，通过调整1H期间内的读出次数，从而能够调整对应一条字线的存储器单元MC的排列个数，所以能够适当调整RAM 200在X方向上的长度RX以及Y方向上的长度RY。而且，通过调整1H期间内的读出次数，还能够改变数据线驱动器100的分割数。
此外，根据设于目标显示面板10的显示区12的数据线的条数，可容易地改变数据线驱动器100及RAM 200的块数、或者改变各数据线驱动器100及RAM 200的布局尺寸。因此，考虑到了装在显示驱动器20上的其它电路进行设计，使显示驱动器20的设计成本降低成为可能。例如，在成为目标的显示面板10上存在变更、且只有数据线条数被变更的时候，数据线驱动器100及RAM 200往往是主要变更对象。这时，在本实施例中，由于能够灵活地设计数据线驱动器100和RAM 200的布局，所以在其它电路上可以沿用现有技术中的程序库。因此，在本实施例中，能够有效地利用有限的空间，降低显示驱动器20的设计成本。
而且，在本实施例中，由于1H期间内进行多次读出，所以如图21(A)所示，能够在Y方向上对通过读出放大器SSA输出M位数据的RAM 200设计M×2个存储器单元MC。由此，能够高效地排列存储器单元MC，使芯片面积的缩小成为可能。
而且，在图8所示的比较例的显示驱动器24中，由于字线WL非常长，所以为了不发生自RAM 205读出数据时的延迟所引起的偏差，需要某种程度的电力。而且，因为字线WL非常长，所以平均连接每条字线WL的存储器单元的个数也会增加，且字线WL上寄生电容增大。对于寄生电容的增大，虽然可以通过分开控制字线WL来进行处理，但为此需要额外准备电路。
对此，在本实施例中，例如如图11(A)所示，字线WL1、WL2等沿Y方向延伸形成，它们各自的长度比比较例中的字线WL短得多。因此，选择一次字线WL1所需的电力明显减少。由此，即使1H期间内进行多次读出，也能防止功耗增大。
而且，如图3(A)所示，在例如设置4BANK的RAM 200的时候，在RAM 200中，如图11(B)所示，对选择字线的信号和锁存信号SLA、SLB进行控制。这些信号例如能够在4BANK的各RAM 200上通用。
具体而言，例如如图10所示，向数据线驱动器100-1～100-4提供相同的数据线控制信号SLC(数据线驱动器用控制信号)，并且向RAM 200-1～200-4提供相同的字线控制信号RAC(RAM用控制信号)。数据线控制信号SLC包含例如图11(B)所示的锁存信号SLA、SLB，RAM用控制信号RAC包含例如图11(B)所示的选择字线的信号。
由此，在各自的BANK，RAM 200的字线相同地被选择，提供给数据线驱动器100的锁存信号SLA、SLB等相同地下降。即，在1H期间中，某个RAM 200的字线被选中的同时，其它RAM 200的字线也同时被选中。这样，多个数据线驱动器100能够正常地驱动多条数据线。
6.源极驱动器和RAM块的具体例
下面，如图31所示，对将显示驱动器20分割为四个部分且旋转90度、在一水平扫描期间读出2次的数据驱动器100和RAM块200具体进行说明，该显示驱动器20用于对应于具有176×220像素的QCIF显示的彩色液晶显示面板10。
6.1.RAM内置数据驱动块
图32示出了源极驱动器100和RAM块200的块，该块在字线延伸的方向Y上被分割，具有被分割为11个块的RAM内置数据驱动块300。由于一个RAM块200如图31所示地在Y方向上储存相当于22像素的数据，因而被分割为11个的各个RAM内置数据驱动块300在Y方向上储存相当于2像素的数据。
一个RAM内置数据(驱动器)块300，如图33所示，在X方向上被大致区分为RAM区域310和数据驱动器区域350。在RAM区域310中设置有存储器单元阵列312和存储器输出电路320。在数据驱动器区域350中，包括锁存电路352、FRC(帧·比率·控制器)354、电平移位器356、选择器358、DAC(数字·模拟·转换器)360、输出控制电路362、运算放大器364、以及输出电路366。2像素数据输出用的RAM内置数据驱动块300，在每个像素数据被分为子块300A、300B。这些两个子块300A、300B的电路配置隔着边界线成为镜像配置。特别是，如图33所示，在DAC 360的区域，对相当于一个像素的数据进行数据模拟转换的一个像素转换区域的P势阱和N势阱结构，隔着两个子块300A、300B的边界镜像配置。该原因是，因为在Y方向的一条直线上，可以排列构成DAC所需的开关的N型和P型晶体管。这样，由于可以在两个子块300A、300B中共用N型势阱，因而势阱分离区域减少，可以压缩Y方向的尺寸。即，可以减小图10所示的尺寸RY。
图34是示出了图33所示的RAM内置数据驱动块300的RAM区域310。在RAM区域310中，在Y方向上排列相当于2像素、即相当于2(像素)×3(RGB)×6(灰阶位数)＝36位的36个存储器单元MC。如图34所示，用于本实施例中的存储器单元MC是具有与X方向(位线方向)平行的长边和与Y方向(字线方向)平行的短边的长方形。由此，可以降低在Y方向上排列36个存储器单元MC时的Y方向的高度，因此，可以降低图10所示的RAM块200的高度。
如在图33中说明，由于RAM内置数据驱动块300的两个子块300A、300B镜像配置，因而向各个子块300A、300B的数据驱动器区域350的输入，如图34的左端所示，必须满足隔着子块300A、300B的边界对称的关系。
在此，如果假设构成一个像素的各个子像素R、G、B分别为6位，那么一个像素共成为18位，将该18位的数据标记为R0、B0、G0、...R5、B5、G5。如图34的左端所示，向子块300A的数据驱动器区域350的输出排列，从上开始为R0、G0、B0、R1、...R5、G5、B5的顺序。另一方面，向子块300B的数据驱动器区域350的输出排列，因为上述的原因，从下开始为R0、G0、B0、R1、...R5、G5、B5的顺序。即，相当于2像素的数据隔着子块300A、300B的边界对称。
另一方面，在RAM内置数据驱动块300的RAM区域310的存储器单元阵列312中，形成图34所示的RGB储存排列顺序(即数据读出排列顺序)，与向数据驱动器区域350的数据输出排列不一致。因此，如图34所示，在存储器输出电路320的区域确保排列替换布线区域410。该排列替换布线区域410，将从多条位线以数据读出排列顺序输入的位数据，用布线排列替换，以存储器输出电路320的位输出排列顺序输出。
对于排列替换布线区域410在后面进行描述，首先，对存储器单元阵列312进行说明。如图34所示，在存储器单元阵列312的右侧具有数据读出/写入电路400，其在与主机装置(未图示)之间进行数据的输入输出，该主机装置对RAM块200进行数据读出写入控制。在该数据读出/写入电路400中，在一次存取中输入或输出18位的数据。即，要在一个RAM内置数据驱动块300中读写相当于2像素的36位数据，就得进行两次存取。
在此，数据读出/写入电路400，如图34所示，具有Y方向的18个写入驱动单元402、Y方向的18个读出放大器单元404。并且，在将Y方向(字线方向)上邻接的预定个数(在本实施例中为2个)的存储器单元作为一个存储器单元组的情况下，各个写入驱动单元402具有与构成该一个存储器单元组的两个存储器单元MC的Y方向的高度相同的高度。即，在邻接的两个存储器单元MC中共用一个写入驱动单元402。同样地，各个读出放大器单元404也具有与邻接的两个存储器单元MC的Y方向的高度相同的高度。即，在邻接的两个存储器单元MC中共用一个读出放大器单元404。
例如，对于主机装置将相当于一个像素的数据写入在存储器单元阵列312中的情况进行说明。在图34中例如字线WL1被选择的同时，向排列在Y方向上的36个存储器单元MC中的例如偶数顺序的18个存储器单元MC，通过18个写入驱动单元402，写入相当于一个像素的数据R0、B0、G0、...R5、B5、G5。然后，相同的字线WL1被选择，向排列在Y方向上的36个存储器单元MC中的例如奇数顺序的18个存储器单元MC，通过18个写入驱动单元402，写入相当于一个像素的数据R0、B0、G0、...R5、B5、G5。
根据这样的驱动，在图34所示的Y方向向36个存储单元MC写入2像素的数据。当向主机读出数据时，取代写入驱动单元402，使用读出放大器单元404，同写入相同的步骤分两次读出。
根据上述的描述，向图34所示的在Y方向上邻接的两个存储器单元MC中，根据与主机装置侧的存取限制，输入同色且全6位中的灰阶位顺序相同的两个数据(例如R0、R0)。因为该限制，储存在图34的排列在Y方向上的相当于2像素的36个存储器单元MC中的数据排列顺序，与图34的左端所示的数据输出排列顺序不一致。向图34所示的Y方向的36个存储器单元MC进行的数据储存排列，从减少排列替换布线区域410中的布线交叉次数、且缩短排列替换布线长度考虑而被决定。
如上所述，存储器单元阵列312中的根据多条位线BL的排列的数据读出排列顺序，与从存储器输出电路320的数据输出排列顺序不同。因此，设置有图34所示的排列替换布线区域410。
6.2.存储器输出电路
参照图35，对具有排列替换布线区域410的存储器输出电路320的一例进行说明。在图35中，存储器输出电路320在X方向上被大致区分，具有读出放大器电路322、缓冲电路324、以及控制它们的控制电路326。
读出放大器电路322在位线方向(X方向)上具有L(L为大于等于2的整数)个、例如L＝2个第一读出放大器单元322A和第二读出放大器单元322B，将在一水平扫描期间内同时读出的两个位数据分别输入至第一、第二读出放大器单元322A、322B的不同的一个中。因此，各个第一、第二读出放大器单元322A、322B的高度，只要可以纳入在X方向上邻接的L个(L＝2个)存储器单元MC的高度范围内就可以，可以确保读出放大器电路322的电路布局的自由度。
即，如果将一个存储器单元MC的Y方向高度作为MCY，将例如L＝2个第一读出放大器单元322A和第二读出放大器单元322B的各个的Y方向高度作为SACY，并使(L-1)×MCY＜SACY≤L×MCY成立，那么，在将集成电路装置的Y方向高度确保在预定值以内的同时，可以确保读出放大器单元的布局自由度。并且，L并不限定于2，可以是大于等于2的整数。但是，是满足L＜M/2的整数。
缓冲电路324具有第一缓冲单元324A和第二缓冲单元324B，该第一缓冲单元324A对第一读出放大器单元322A的输出进行放大，该第二缓冲单元324B对第二读出放大器单元322B的输出进行放大。在图35的例中，根据字线的选择从存储器单元MC1读出的数据，在第一读出放大器单元322A中被检测出，并由第一缓冲单元324A进行放大而输出。根据相同的字线的选择从存储器单元MC2读出的数据，在第二读出放大器单元322B中被检测出，并由第二缓冲单元324B进行放大而输出。图36示出了第一读出放大器单元322A和第一缓冲单元324A的电路构成的一例，这些由来自控制电路326的信号TLT、XPCGL进行控制。
6.3.排列替换布线区域
在本实施例中，将图34所示的排列替换布线区域410如图37所示地配置在第二缓冲单元324B的区域中。图37主要示出了图33所示的子块300A，示出了第一缓冲单元324A的输出数据R1～B1、R3～B3、R5～B5、以及第二缓冲单元324B的输出数据R1～B1、R3～B3、R5～B5。
第一缓冲单元324A的输出数据R1～B1、R3～B3、R5～B5的输出端子在金属第二层ALB上向X方向被引出，通过通孔由金属第三层ALC向Y方向被引出，被布线在子块300B侧。
第二缓冲单元324B的输出数据R1～B1、R3～B3、R5～B5的输出端子在金属第二层ALB上向X方向稍微被引出，通过通孔由金属第三层ALC向Y方向被引出，再通过通孔由金属第二层ALB向X方向被引出，连接至存储器输出电路320的输出端子。
这样，排列替换布线区域410通过具有形成多个在位线方向延伸的布线的布线层ALB、形成多个在字线方向延伸的布线的布线层ALC、以及选择性地连接在两个布线层ALB、ALC之间的多个通孔，实现了作为目的的排列替换布线。此外，通过利用第二缓冲单元324B的区域进行排列替换，可以将来自第一、第二缓冲单元324A、324B的输出以最短的方式排列替换，可以降低布线负荷。
图38示出了与图35不同的存储器输出电路，在图38中，在Y方向上以第一读出放大器322A、第一缓冲单元324A、第二读出放大器322B、第二缓冲单元324B、以及控制电路326的顺序进行排列。此时，可以在存储器输出电路的区域、特别是第二缓冲单元324B的区域中配置排列替换布线区域410。
在图39的例中，读出放大器322和缓冲器324没有根据一水平扫描期间的读出次数N进行分割。此时，读出放大器322的前段设置第一开关327，在缓冲器324的后段设置第二开关328。如图40所示，第一开关327具有列地址信号COLA、COLB择一性地选择的两个开关327A、327B。这样，可以在两个存储器单元MC中共用一个读出放大器322和一个缓冲器324。第二开关328通过以与第一开关327相同的方式被切换，可以将分时送来的来自两个存储器MC的数据分配输出给两条输出线。在图39的例中，也可以在存储器输出电路的区域配置排列替换布线区域410。
并且，设置排列替换布线区域410的原因，在上述的实施例中，是主机装置和存储器单元阵列之间的数据存取引起的存储器单元的布局、以及数据驱动器中的电路构造的镜像配置这两个要素，但也可以是其中任一个要素，当然也可以用在这些要素的基础上添加其他要素、或与这些不同的要素进行排列替换。
6.4.数据驱动器、驱动器单元的配置
图41示出了数据驱动器以及数据驱动器所包括的驱动器单元的配置例。如图41所示，数据驱动块包括沿着X方向并排配置的多个数据驱动器DRa、DRb(第一～第N分割数据驱动器)。此外，数据驱动器DRa、DRb包括多组22个(广义上为Q个)驱动器单元DRC 1～DRC 22。
如果存储块的字线WL1a被选择，且第一次的图像数据从存储块被读出，数据驱动器DRa就根据图41所示的锁存信号LATa，锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，将对应于第一次的读出图像数据的数据信号DATAa输出至数据信号输出线。
另一方面，如果存储块的字线WL1b被选择，且第二次的图像数据从存储块被读出，数据驱动器DRb就根据图41所示的锁存信号LATb，锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，将对应于第二次的读出图像数据的数据信号DATAb输出至数据信号输出线。
这样，各个数据驱动器DRa、DRb输出对应于22个像素的相当于22条的数据信号，由此在一水平扫描期间总共输出对应于44个像素的相当于44条的数据信号。
如图41所示，如果将多个数据驱动器DRa、DRb沿着X方向配置(叠加)，就因为数据驱动器的规模大小而可以防止集成电路装置的Y方向的宽度W变大的情况。此外，数据驱动器根据显示面板的类型可以采用多种构成。此时，也可以根据将多个数据驱动器沿着X方向配置的方法，有效地布局多种构成的数据驱动器。并且，在图41中示出了X方向的数据驱动器的配置数为2的情况，但配置数可以大于等于3个。
此外，在图41中，各个数据驱动器DRa、DRb包括沿着Y方向并排配置的22个(Q个)驱动器单元DRC1～DRC22。在此，各个驱动器单元DRC1～DRC22接受相当于一个像素的图像数据。然后，进行相当于一个像素的图像数据的D/A转换，输出对应于相当于一个像素的图像数据的数据信号。
并且，在图41中，将显示面板的数据线条数作为DLN，将数据驱动块的块数(块分割数)作为BNK，将一水平扫描期间的图像数据的读出次数作为N。
此时，如果将显示面板的水平扫描方向的像素数作为PX，将重叠数作为BNK，将一水平扫描期间的读出次数作为N，就可以用Q＝PX/(BNK×N)表示沿着Y方向排列的驱动器单元DRC1～DRC22的个数Q。在图41的情况下，由于PX＝176、BNK＝4、N＝2，因而成为Q＝176/(4×2)＝22个。
换句话说，在RGB彩色显示的情况下，如果将在一水平扫描期间从显示存储器读出的数据的位数作为M，将被提供给数据线的数据的灰阶值作为G位，就可以用Q＝M/3G表示沿着Y方向排列的驱动器单元DRC1～DRC22的个数Q。在图41的情况下，由于M＝396、G＝6，因而成为Q＝396/(3×6)＝22个。
此外，将显示面板的数据线条数作为DLN，将每一条数据线对应的图像数据的位数作为G，将存储块的块数作为BNK，将在一水平扫描期间从存储块读出的图形数据的读出次数作为N。此时，包括在读出放大器块SAB中的读出放大器(输出相当于1位的图像数据的读出放大器)的个数与在一水平扫描期间从存储器单元读出的数据的位数M相同，可以表示为M＝(DLN×G)/(BNK×N)。在图41的情况下，由于DLN＝528、G＝6、BNK＝4、N＝2，因而成为M＝(528×6)/(4×2)＝396个。并且，个数M是对应于有效存储器单元数的有效读出放大器数，不包括虚拟存储器单元用的读出放大器等无效的读出放大器的个数。此外，如图35、图38所示，在位线方向上排列L＝2个读出放大器单元的情况下，排列在字线方向上的读出放大器单元的个数P成为P＝M/L＝(DLN×G)/(BNK×N×L)＝198个。
6.5.数据驱动块的布局
图42示出了数据驱动块的更详细的布局例。在图42中，N＝2个数据驱动块DRa、DRb包括输出对应于相当于1子像素的图像数据的数据信号的多个子像素驱动器单元SDC1～SDC132。并且，在两个数据驱动块的各个中，沿着X方向(沿着子像素驱动器单元的长边的方向)被细分割为R、G、B，在R、G、B中各个M/3G＝22个子像素驱动器单元沿着Y方向配置。即，子像素驱动器单元SDC1～SDC132被矩阵式配置。并且，用于电连接数据驱动块的输出线和显示面板的数据线的焊盘(焊盘块)配置在数据驱动块的Y方向侧。
在图42中，分割数据线驱动器DRa的子像素驱动器单元SDC1、SDC4、SDC7、...SDC64是属于第一细分割数据线驱动器的R用数据驱动单元。子像素驱动器单元SDC2、SDC5、SDC8、...SDC65是属于第二细分割数据线驱动器的G用数据驱动单元。子像素驱动器单元SDC3、SDC6、SDC9、...SDC66是属于第S或第三细分割数据线驱动器的B用数据驱动单元。
图42的实施例的在一水平扫描期间的读出次数N＝2，不像图28的实施例那样N为3的倍数。但是，如图42所示，即使不将在一水平扫描期间内的读出次数N作为3的倍数，只要在各个分割数据线驱动器DRa、DRb的各个中区分R、G、B的每个色而配置细分割数据驱动器，就可以区分R、G、B的每个色并沿着第二方向排列驱动单元。
例如，图41的数据驱动器DRa的驱动器单元DRC1由图42的子像素驱动器单元SDC1、SDC2、SDC3构成。在此，SDC1、SDC2、SDC3分别是R(红)用、G(绿)用、B(蓝)用的子像素驱动器单元，从存储块输入对应于第一个数据信号的R、G、B图像数据(R1、G1、B1)。然后，子像素驱动器单元SDC1、SDC2、SDC3进行这些图像数据(R1、G1、B1)的D/A转换，将第一个R、G、B的数据信号(数据电压)输出至对应于第一条数据线的R、G、B用的焊盘。
同样地，驱动器单元DRC2由R用、G用、B用的子像素驱动器单元SDC4、SDC5、SDC6构成，从存储块输入对应于第二个数据信号的R、G、B图像数据(R2、G2、B2)。然后，子像素驱动器单元SDC4、SDC5、SDC6进行这些图像数据(R2、G2、B2)的D/A转换，将第二个R、G、B的数据信号(数据电压)输出至对应于第二条数据线的R、G、B用的焊盘。其他的子像素驱动器单元也相同。
并且，子像素的数量并不限定于3个，也可以是大于等于4个。此外，子像素驱动器单元的配置也并不限定于图42，也可以将R用、G用、B用的子像素驱动器单元沿着例如Y方向叠加配置。
6.6.存储块的布局
图43示出了存储块的布局例。图43详细地示出了对应于存储块中的一个像素(R、G、B分别为6位，共18位)的部分。并且，为了便于说明，将图43中的读出放大器块的RGB排列作为在图37中说明的排列替换后的排列示出。
对应于读出放大器块中的一个像素的部分，包括R用读出放大器单元SAR0～SAR5、G用读出放大器单元SAG0～SAG5、以及B用读出放大器单元SAB0～SAB5。此外，在图43中，2个(广义上为多个)读出放大器(以及缓冲器)叠加配置在X方向上。并且，在叠加配置的读出放大器单元SAR0、SAR1的X方向侧沿着X方向并排的两行存储器单元列中，上侧行的存储器单元列的位线例如连接在SAR0上，下侧行的存储器单元列的位线例如连接在SAR1上。并且，SAR0、SAR1进行从存储器单元读出的图形数据的信号放大，由此从SAR0、SAR1输出2位的图像数据。其他的读出放大器和存储器单元的关系也是相同的。
在图43的构成的情况下，可以用下述的方式实现图11(B)所示的在一水平扫描期间中的图像数据的多次读出。即，在第一水平扫描期间(第一扫描线的选择期间)中，首先，选择图41的字线WL1a而进行图像数据的第一次读出，输出第一次的数据信号DATAa。此时，来自读出放大器单元SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据，分别输入至子像素驱动器单元SDC1、SDC2、SDC3。接着，在相同的第一水平扫描期间中，选择字线WL1b而进行图像数据的第二次读出，输出第二次的数据信号DATAb。此时，来自读出放大器单元SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据，分别输入至图42的子像素驱动器单元SDC67、SDC68、SDC69。此外，在之后的第二水平扫描期间(第二扫描线的选择期间)中，首先选择字线WL2a而进行图像数据的第一次读出，输出第一次的数据信号DATAa。接着，在相同的第二水平扫描期间中，选择字线WL2b而进行图像数据的第二次读出，输出第二次的数据信号DATAb。
7.电子设备
图44(A)、(B)示出了包括本实施例的集成电路装置20的电子设备(电光学装置)的例子。并且，电子设备也可以包括除了在图44(A)、(B)中示出的部件之外的构成要素(例如照相机、操作部、或电源等)。此外，本实施方式的电子设备并不限定于手机，也可以是数码相机、PDA、电子笔记本、电子词典、放映机、背投电视、或携带型信息终端等。
在图44(A)、(B)中，主机装置510例如是MPU(MicroProcessor Unit：微处理器)、基带引擎(基带处理器)等。该主机装置510进行作为显示驱动器的集成电路装置20的控制。或也可以进行作为应用引擎或基带引擎的处理、或压缩、延伸、校准等作为图形机的处理。此外，图44(B)的图像处理控制器(显示控制器)520代理主机装置510进行压缩、扩展、校准等作为图形机的处理。
显示面板500具有多条数据线(源极线)、多条扫描线(栅极线)、以及由数据线和扫描线特定的多个像素。并且，通过改变各个像素区域中的电光学元件(狭义上为液晶元件)的光学特性，实现显示动作。该显示面板500可以由使用TFT、TFD等开关元件的有源矩阵方式的面板构成。并且，显示面板500也可以是除了有源矩阵方式之外的面板，也可以是除了液晶面板之外的面板。
在图44(A)的情况下，作为集成电路装置20可以使用内置存储器的装置。即，此时集成电路装置20将来自主机装置510的图像数据先写入在内置存储器中，并从内置存储器读出写入的图像数据，驱动显示面板。在图44(B)的情况下，作为集成电路装置20可以使用内置存储器的装置。即，此时来自主机装置510的图像数据，可以用图像处理控制器520的内置存储器进行图像处理。经过图像处理的数据被储存在集成电路装置20的存储器中，驱动显示面板500。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。例如，在说明书或附图中，至少一次用更广义或同义的不同的用语同时记载的用语，在说明书或附图的任何地方也可以置换为其不同的用语。
并且，在本实施例中，对于设置在显示驱动器20内的多个RAM200，例如可以储存相当于一个显示画面的图像数据，但并不限定于此。
也可以对显示面板10设置Z(Z为大于等于2的整数)个显示驱动器，并在Z个显示驱动器的各个中储存相当于一个显示画面的图像数据(1/Z)。此时，在将一个显示画面的数据线DL的总条数作为DLN时，Z个显示驱动器的各个分担驱动的数据线的条数为(DLN/Z)条。
附图标记说明
10  显示面板
20  显示驱动器(集成电路装置)
100  数据线驱动块
100A、100A1、100A2、100-R、DRa   第一分割数据线驱动器
100-G  第二分割数据线驱动器
100B、100B1、100B2、100-B、DRb   第N分割数据线驱动器
200  RAM块                       211  读出放大器
240  字线控制电路                240、250  数据读出控制电路
322A、322B  L个读出放大器单元    BL  位线
DL  数据线                       MC  存储器单元
MCX  短边                        MCY  长边
SL2  第二锁存信号                SLB、SLC  第N锁存信号
SLC  数据线控制信号              RAC  字线控制信号
WL  字线

Claims (20)

1.一种集成电路装置，包括显示存储器，所述显示存储器用于存储在显示面板上显示的至少一个画面的数据，所述显示面板具有多条扫描线及多条数据线，所述集成电路装置的特征在于：
所述显示存储器包括多个RAM块，各个RAM块分别包含多条字线、多条位线、多个存储器单元和数据读出控制电路，
所述多个RAM块的各个RAM块沿着第一方向配置，所述第一方向是指所述多条位线延伸的方向。
2.根据权利要求1所述的集成电路装置，其特征在于：
所述多个存储器单元的各个存储器单元具有短边及长边，
在所述多个存储器单元的各个存储器单元中，所述的多条位线沿所述多个存储器单元的所述短边延伸的方向形成；所述的多条字线沿所述多个存储器单元的所述长边延伸的方向形成。
3.根据权利要求2所述的集成电路装置，其特征在于：
所述多个RAM块的各个RAM块包括通过一次字线的选择输出M位的数据的读出放大器电路，其中，M为大于等于2的整数，
在所述多个RAM块的各个RAM块中，沿第二方向至少排列有M个存储器单元，所述第二方向是指所述多条字线延伸的方向。
4.根据权利要求3所述的集成电路装置，其特征在于：
在所述读出放大器电路中，M个读出放大器单元沿所述第二方向排列，在M个读出放大器单元上输入有从所述M个存储器单元读出的M位数据。
5.根据权利要求1所述的集成电路装置，其特征在于：
所述多个存储器单元的各个存储器单元具有短边及长边，
在所述多个存储器单元的各个存储器单元中，所述多条位线沿所述多个存储器单元的所述长边延伸的方向形成；所述多条字线沿所述多个存储器单元的所述短边延伸的方向形成，所述多个RAM块的各个RAM块包括通过一次字线的选
择输出M位数据的读出放大器电路，其中，M为大于等于2的整数，
在所述多个RAM块的各个RAM块上沿所述第二方向至少排列有M个存储器单元，
在所述读出放大器电路中设有M个读出放大器单元，在M个读出放大器单元上输入有从所述M个存储器单元读出的M位数据，在与所述第二方向上邻接的各L个存储器单元对应的位置上配置有所述M个读出放大器单元的各L个读出放大器单元，其中，L是满足2≤L＜M/2的整数，
当将所述存储器单元的所述第二方向上的高度设为MCY，所述读出放大器单元的所述第二方向上的高度设为SACY时，(L-1)×MCY＜SACY≤L×MCY成立。
6.根据权利要求5所述的集成电路装置，其特征在于：
分别与所述L个存储器单元的位线连接的L个读出放大器单元沿所述第一方向配置。
7.根据权利要求3至6中任一项所述的集成电路装置，其特征在于：
所述数据读出控制电路在水平扫描驱动所述显示面板的一水平扫描期间内，通过所述显示存储器分成N次地对与所述多条数据线对应的像素的数据进行读出控制，其中，N为大于等于2的整数。
8.根据权利要求7所述的集成电路装置，其特征在于：
所述数据读出控制电路包括字线控制电路，
所述字线控制电路在所述一水平扫描期间内选择所述多条字线中互不相同的N条字线，并且，在垂直扫描驱动所述显示面板的一垂直扫描期间内不多次选择同一字线。
9.根据权利要求8所述的集成电路装置，其特征在于：
当将所述显示面板的所述多条扫描线的条数设为SCN条时，在所述多个RAM块的各个RAM块上，沿所述第一方向至少排列(N×SCN)个存储器单元。
10.根据权利要求3至9中任一项所述的集成电路装置，其特征在于：
当将所述显示面板的所述多条数据线的条数定义为DLN条、与所述多条数据线对应的各像素的灰阶位数定义为G、所述多个RAM块的块数定义为BNK时，M值通过下式求得：
数学式1： M = DLN × G BNK × N
11.根据权利要求1至10中任一项所述的集成电路装置，其特征在于还包括：
数据线驱动器，所述数据线驱动器基于在所述一水平扫描期间内从所述显示存储器读出的数据，驱动设于所述显示面板上的所述多条数据线。
12.根据权利要求11所述的集成电路装置，其特征在于：
所述数据线驱动器包括与所述多个RAM块对应数量的多个数据线驱动块，
所述多个数据线驱动块沿所述第一方向配置。
13.根据权利要求12所述的集成电路装置，其特征在于：
所述多个数据线驱动块与所述多个RAM块中的一个块配置成在所述第一方向上邻接。
14.根据权利要求12或13所述的集成电路装置，其特征在于：
所述多个数据线驱动块的各个数据线驱动块包括第一～第N分割数据线驱动器，
在所述第一～第N分割数据线驱动器上提供有第一～第N锁存信号，
所述第一～第N分割数据线驱动器基于所述第一～第N锁存信号，锁存自对应的RAM块输入的数据。
15.根据权利要求12至14中任一项所述的集成电路装置，其特征在于：
在所述多个RAM块的端边中，与所述多个数据线驱动块邻接的边所相对的边是与所述多个RAM块中的一个相邻接的边。
16.根据权利要求8至15中任一项所述的集成电路装置，其特征在于：
所述字线控制电路基于字线控制信号进行字线选择，
当驱动所述多条数据线时，相同的所述字线控制信号被提供给所述多个RAM块的各个RAM块的所述字线控制电路。
17.根据权利要求12至16中任一项所述的集成电路装置，其特征在于：
所述多个数据线驱动块基于数据线控制信号驱动数据线，
当所述数据线驱动器驱动所述多条数据线时，相同的所述数据线控制信号被提供给所述多个数据线驱动块的各个数据线驱动块。
18.一种电子设备，其特征在于包括：
根据权利要求1至17中任一项所述的集成电路装置；以及
显示面板。
19.根据权利要求18所述的电子设备，其特征在于：
所述集成电路装置被安装在形成有所述显示面板的基板上。
20.根据权利要求19所述的电子设备，其特征在于：
所述集成电路装置以所述集成电路装置的所述多条字线与设在所述显示面板上的所述多条数据线延伸的方向平行的方式被安装在形成所述显示面板的基板上。
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US (1) US7593270B2 (zh)
CN (1) CN100527217C (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4345725B2 (ja) * 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
JP2007012869A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
JP4661400B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4158788B2 (ja) 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器
US7411861B2 (en) 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7567479B2 (en) * 2005-06-30 2009-07-28 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7561478B2 (en) * 2005-06-30 2009-07-14 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4552776B2 (ja) 2005-06-30 2010-09-29 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4661401B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
US7764278B2 (en) * 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7411804B2 (en) * 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP2007012925A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
KR100828792B1 (ko) * 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US20070001970A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4830371B2 (ja) * 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
CN108520721A (zh) * 2018-03-20 2018-09-11 深圳市华星光电半导体显示技术有限公司 一种大尺寸液晶显示器
US20230147106A1 (en) * 2020-06-29 2023-05-11 Google Llc Efficient image data delivery for an array of pixel memory cells
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5795768A (en) 1980-12-05 1982-06-14 Fuji Photo Film Co Ltd Two-dimensional solid-state image pickup device
US4566038A (en) * 1981-10-26 1986-01-21 Excellon Industries Scan line generator
US4648077A (en) * 1985-01-22 1987-03-03 Texas Instruments Incorporated Video serial accessed memory with midline load
US5233420A (en) 1985-04-10 1993-08-03 The United States Of America As Represented By The Secretary Of The Navy Solid state time base corrector (TBC)
JP2588732B2 (ja) 1987-11-14 1997-03-12 富士通株式会社 半導体記憶装置
DE3776798D1 (de) 1987-11-23 1992-03-26 Philips Nv Schnell arbeitender statischer ram-speicher mit grosser kapazitaet.
US5659514A (en) 1991-06-12 1997-08-19 Hazani; Emanuel Memory cell and current mirror circuit
JPH0775116B2 (ja) 1988-12-20 1995-08-09 三菱電機株式会社 半導体記憶装置
US5212652A (en) 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
JP2717738B2 (ja) 1991-06-20 1998-02-25 三菱電機株式会社 半導体記憶装置
US5325338A (en) 1991-09-04 1994-06-28 Advanced Micro Devices, Inc. Dual port memory, such as used in color lookup tables for video systems
JP3582082B2 (ja) 1992-07-07 2004-10-27 セイコーエプソン株式会社 マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置
TW235363B (zh) 1993-01-25 1994-12-01 Hitachi Seisakusyo Kk
US5877897A (en) 1993-02-26 1999-03-02 Donnelly Corporation Automatic rearview mirror, vehicle lighting control and vehicle interior monitoring system using a photosensor array
TW247359B (en) 1993-08-30 1995-05-11 Hitachi Seisakusyo Kk Liquid crystal display and liquid crystal driver
US5739803A (en) 1994-01-24 1998-04-14 Arithmos, Inc. Electronic system for driving liquid crystal displays
JPH07319436A (ja) 1994-03-31 1995-12-08 Mitsubishi Electric Corp 半導体集積回路装置およびそれを用いた画像データ処理システム
JPH07281636A (ja) 1994-04-07 1995-10-27 Asahi Glass Co Ltd 液晶表示装置に用いられる駆動装置ならびに列電極駆動用半導体集積回路および行電極駆動用半導体集積回路
US5544306A (en) 1994-05-03 1996-08-06 Sun Microsystems, Inc. Flexible dram access in a frame buffer memory and system
US5701269A (en) 1994-11-28 1997-12-23 Fujitsu Limited Semiconductor memory with hierarchical bit lines
US5490114A (en) 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
JPH08194679A (ja) 1995-01-19 1996-07-30 Texas Instr Japan Ltd ディジタル信号処理方法及び装置並びにメモリセル読出し方法
KR100478576B1 (ko) 1996-03-29 2005-07-21 세이코 엡슨 가부시키가이샤 표시장치의구동방법및표시장치와,이표시장치를사용하는전자기기
US5950219A (en) 1996-05-02 1999-09-07 Cirrus Logic, Inc. Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same
JP3280867B2 (ja) 1996-10-03 2002-05-13 シャープ株式会社 半導体記憶装置
US5909125A (en) 1996-12-24 1999-06-01 Xilinx, Inc. FPGA using RAM control signal lines as routing or logic resources after configuration
US6118425A (en) 1997-03-19 2000-09-12 Hitachi, Ltd. Liquid crystal display and driving method therefor
TW399319B (en) 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
US6034541A (en) 1997-04-07 2000-03-07 Lattice Semiconductor Corporation In-system programmable interconnect circuit
US6005296A (en) 1997-05-30 1999-12-21 Stmicroelectronics, Inc. Layout for SRAM structure
AU7706198A (en) 1997-05-30 1998-12-30 Micron Technology, Inc. 256 meg dynamic random access memory
GB2335126B (en) 1998-03-06 2002-05-29 Advanced Risc Mach Ltd Image data processing apparatus and a method
JPH11274424A (ja) 1998-03-23 1999-10-08 Matsushita Electric Ind Co Ltd 半導体装置
JPH11328986A (ja) 1998-05-12 1999-11-30 Nec Corp 半導体記憶装置およびそのマルチライト方法
US6140983A (en) 1998-05-15 2000-10-31 Inviso, Inc. Display system having multiple memory elements per pixel with improved layout design
US6339417B1 (en) 1998-05-15 2002-01-15 Inviso, Inc. Display system having multiple memory elements per pixel
US6229336B1 (en) 1998-05-21 2001-05-08 Lattice Semiconductor Corporation Programmable integrated circuit device with slew control and skew control
US6246386B1 (en) 1998-06-18 2001-06-12 Agilent Technologies, Inc. Integrated micro-display system
KR100290917B1 (ko) 1999-03-18 2001-05-15 김영환 이에스디(ｅｓｄ) 보호회로
WO2000070686A1 (fr) 1999-05-14 2000-11-23 Hitachi, Ltd. Dispositif semi-conducteur, dispositif d'affichage d'image, et leur procede et appareil de fabrication
JP2001067868A (ja) 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
CN1199144C (zh) 1999-10-18 2005-04-27 精工爱普生株式会社 显示装置
JP3968931B2 (ja) 1999-11-19 2007-08-29 セイコーエプソン株式会社 表示装置の駆動方法、その駆動回路、表示装置、および、電子機器
JP3659139B2 (ja) 1999-11-29 2005-06-15 セイコーエプソン株式会社 Ｒａｍ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器
JP4058888B2 (ja) 1999-11-29 2008-03-12 セイコーエプソン株式会社 Ｒａｍ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器
JP3822411B2 (ja) 2000-03-10 2006-09-20 株式会社東芝 半導体記憶装置
US6731538B2 (en) 2000-03-10 2004-05-04 Kabushiki Kaisha Toshiba Semiconductor memory device including page latch circuit
AU2001255806A1 (en) * 2000-03-14 2001-09-24 Sony Electronics Inc. A method and device for forming a semantic description
US6873310B2 (en) 2000-03-30 2005-03-29 Seiko Epson Corporation Display device
US7088322B2 (en) 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6559508B1 (en) 2000-09-18 2003-05-06 Vanguard International Semiconductor Corporation ESD protection device for open drain I/O pad in integrated circuits with merged layout structure
US6859901B2 (en) * 2000-12-27 2005-02-22 Winbond Electronics Corp. Method for testing memories with seamless data input/output by interleaving seamless bank commands
JP2002319298A (ja) 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
JP3687550B2 (ja) 2001-02-19 2005-08-24 セイコーエプソン株式会社 表示ドライバ、それを用いた表示ユニット及び電子機器
JP3977027B2 (ja) 2001-04-05 2007-09-19 セイコーエプソン株式会社 半導体メモリ装置
JP3687581B2 (ja) 2001-08-31 2005-08-24 セイコーエプソン株式会社 液晶パネル、その製造方法および電子機器
US7106319B2 (en) 2001-09-14 2006-09-12 Seiko Epson Corporation Power supply circuit, voltage conversion circuit, semiconductor device, display device, display panel, and electronic equipment
EP1431952A4 (en) 2001-09-28 2009-12-02 Sony Corp DISPLAY MEMORY, DRIVER SWITCHING, DISPLAY AND CELLULAR INFORMATION DEVICE
JP3749473B2 (ja) 2001-11-29 2006-03-01 株式会社日立製作所 表示装置
JP3613240B2 (ja) 2001-12-05 2005-01-26 セイコーエプソン株式会社 表示駆動回路、電気光学装置及び表示駆動方法
JP4127510B2 (ja) * 2002-03-06 2008-07-30 株式会社ルネサステクノロジ 表示制御装置および電子機器
WO2003087924A1 (fr) 2002-04-12 2003-10-23 Citizen Watch Co., Ltd. Panneau d'affichage a cristaux liquides
JP3758039B2 (ja) 2002-06-10 2006-03-22 セイコーエプソン株式会社 駆動回路及び電気光学装置
JP2004040042A (ja) 2002-07-08 2004-02-05 Fujitsu Ltd 半導体記憶装置
TW548824B (en) 2002-09-16 2003-08-21 Taiwan Semiconductor Mfg Electrostatic discharge protection circuit having high substrate triggering efficiency and the related MOS transistor structure thereof
JP4794801B2 (ja) 2002-10-03 2011-10-19 ルネサスエレクトロニクス株式会社 携帯型電子機器の表示装置
CN1706001B (zh) 2002-10-15 2012-03-21 索尼株式会社 存储器器件和检测运动向量的设备和方法
JP4055572B2 (ja) 2002-12-24 2008-03-05 セイコーエプソン株式会社 表示システム及び表示コントローラ
TW200411897A (en) 2002-12-30 2004-07-01 Winbond Electronics Corp Robust ESD protection structures
JP2004233742A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 表示駆動制御装置および表示装置を備えた電子機器
JP2004259318A (ja) 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
TWI224300B (en) 2003-03-07 2004-11-21 Au Optronics Corp Data driver and related method used in a display device for saving space
JP2004287165A (ja) * 2003-03-24 2004-10-14 Seiko Epson Corp 表示ドライバ、電気光学装置、電子機器及び表示駆動方法
JP4220828B2 (ja) 2003-04-25 2009-02-04 パナソニック株式会社 低域ろ波回路、フィードバックシステムおよび半導体集積回路
KR100538883B1 (ko) 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
JP3816907B2 (ja) 2003-07-04 2006-08-30 Ｎｅｃエレクトロニクス株式会社 表示データの記憶装置
JP2005063548A (ja) 2003-08-11 2005-03-10 Semiconductor Energy Lab Co Ltd メモリ及びその駆動方法
JP4055679B2 (ja) 2003-08-25 2008-03-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法及び電子機器
KR100532463B1 (ko) 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
JP4703955B2 (ja) 2003-09-10 2011-06-15 株式会社 日立ディスプレイズ 表示装置
JP4601279B2 (ja) 2003-10-02 2010-12-22 ルネサスエレクトロニクス株式会社 コントローラドライバ，及びその動作方法
JP4744074B2 (ja) 2003-12-01 2011-08-10 ルネサスエレクトロニクス株式会社 表示メモリ回路および表示コントローラ
JP4744075B2 (ja) 2003-12-04 2011-08-10 ルネサスエレクトロニクス株式会社 表示装置、その駆動回路およびその駆動方法
US20050195149A1 (en) 2004-03-04 2005-09-08 Satoru Ito Common voltage generation circuit, power supply circuit, display driver, and common voltage generation method
JP4093197B2 (ja) 2004-03-23 2008-06-04 セイコーエプソン株式会社 表示ドライバ及び電子機器
JP4093196B2 (ja) 2004-03-23 2008-06-04 セイコーエプソン株式会社 表示ドライバ及び電子機器
JP4567356B2 (ja) 2004-03-31 2010-10-20 ルネサスエレクトロニクス株式会社 データ転送方法および電子装置
KR100658617B1 (ko) * 2004-05-24 2006-12-15 삼성에스디아이 주식회사 발광표시 장치용 정적램 코어 셀
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7038484B2 (en) 2004-08-06 2006-05-02 Toshiba Matsushita Display Technology Co., Ltd. Display device
KR101056373B1 (ko) 2004-09-07 2011-08-11 삼성전자주식회사 액정 표시 장치의 아날로그 구동 전압 및 공통 전극 전압발생 장치 및 액정 표시 장치의 아날로그 구동 전압 및공통 전극 전압 제어 방법
US7755587B2 (en) * 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100828792B1 (ko) * 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US7564734B2 (en) 2005-06-30 2009-07-21 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4830371B2 (ja) * 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012869A (ja) 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
US20070016700A1 (en) * 2005-06-30 2007-01-18 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100826695B1 (ko) * 2005-06-30 2008-04-30 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012925A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
JP4010332B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
US7411804B2 (en) * 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010336B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US7561478B2 (en) * 2005-06-30 2009-07-14 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4661400B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001975A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7411861B2 (en) 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4345725B2 (ja) 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
JP4661401B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4158788B2 (ja) * 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器
US7764278B2 (en) * 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100850614B1 (ko) * 2005-06-30 2008-08-05 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4552776B2 (ja) * 2005-06-30 2010-09-29 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001970A1 (en) 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001974A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7567479B2 (en) * 2005-06-30 2009-07-28 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4613761B2 (ja) 2005-09-09 2011-01-19 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system

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