JP2588732B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2588732B2 JP2588732B2 JP62286460A JP28646087A JP2588732B2 JP 2588732 B2 JP2588732 B2 JP 2588732B2 JP 62286460 A JP62286460 A JP 62286460A JP 28646087 A JP28646087 A JP 28646087A JP 2588732 B2 JP2588732 B2 JP 2588732B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electrode
- side direction
- semiconductor substrate
- based material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】 〔概要〕 高融点金属シリサイド系、例えば、ポリサイド（poly
side）などからなる電極・配線及びAl系、例えば、Al或
いはAl/Si合金などからなる電極・配線を有する半導体
記憶装置の改良に関し、 半導体記憶装置に対して高融点金属シリサイド系電極
・配線とAl系電極・配線とをどのように用いるかについ
て指針を与え、且つ、特性良好で信頼性が高い半導体記
憶装置を提供することを目的とし、 ビット線及びワード線のうちピッチが狭い方を高融点
シリサイド系の材料で形成し且つピッチが広い方をAl系
の材料で形成してなるよう構成する。
side）などからなる電極・配線及びAl系、例えば、Al或
いはAl/Si合金などからなる電極・配線を有する半導体
記憶装置の改良に関し、 半導体記憶装置に対して高融点金属シリサイド系電極
・配線とAl系電極・配線とをどのように用いるかについ
て指針を与え、且つ、特性良好で信頼性が高い半導体記
憶装置を提供することを目的とし、 ビット線及びワード線のうちピッチが狭い方を高融点
シリサイド系の材料で形成し且つピッチが広い方をAl系
の材料で形成してなるよう構成する。
本発明は、高融点金属シリサイド系、例えば、ポリサ
イドなどからなる電極・配線及びAl系、例えば、Al或い
はAl/Si合金などからなる電極・配線を有する半導体記
憶装置の改良に関する。
イドなどからなる電極・配線及びAl系、例えば、Al或い
はAl/Si合金などからなる電極・配線を有する半導体記
憶装置の改良に関する。
一般に、通常の電界効果トランジスタに於いては、ゲ
ート電極をマスクとするセルフ・アライメント方式でソ
ース領域及びドレイン領域を形成する関係から、ゲート
電極に耐熱性が高い多結晶シリコンを用いているが、こ
の材料は例えばソース電極或いはドレイン電極に用いて
いるAl/Si合金などと比較すると抵抗値が高い旨の欠点
がある為、例えばダイナミック・ランダム・アクセス・
メモリ（dynamic random access memory:DRAM）に於
ける如く、ゲート電極をワード線とする場合、DRAMの表
面近くに俗に裏打ちと称して導電性向上用のAl/Si合金
からなる電極・配線を形成し、そのAl/Si合金の電極・
配線と多結晶シリコン・ゲート電極であるワード線とを
適切な所々に於いて接続することが行われている。
ート電極をマスクとするセルフ・アライメント方式でソ
ース領域及びドレイン領域を形成する関係から、ゲート
電極に耐熱性が高い多結晶シリコンを用いているが、こ
の材料は例えばソース電極或いはドレイン電極に用いて
いるAl/Si合金などと比較すると抵抗値が高い旨の欠点
がある為、例えばダイナミック・ランダム・アクセス・
メモリ（dynamic random access memory:DRAM）に於
ける如く、ゲート電極をワード線とする場合、DRAMの表
面近くに俗に裏打ちと称して導電性向上用のAl/Si合金
からなる電極・配線を形成し、そのAl/Si合金の電極・
配線と多結晶シリコン・ゲート電極であるワード線とを
適切な所々に於いて接続することが行われている。
また、前記のように、多結晶シリコンからなる電極・
配線の抵抗値が高いこと、そして、Al/Si合金からなる
電極・配線の耐熱性が低いことを補うものとして多結晶
シリコン膜と高融点金属シリサイド膜を積層したポリサ
イド膜からなる電極・配線も実用されるようになり、こ
のポリサイド膜からなる電極・配線はAl/Si合金からな
る電極・配線と比較すると、抵抗値は高いが耐熱性が高
いことやエレクトロマイグレーションに対する耐性が高
い点で優れている。
配線の抵抗値が高いこと、そして、Al/Si合金からなる
電極・配線の耐熱性が低いことを補うものとして多結晶
シリコン膜と高融点金属シリサイド膜を積層したポリサ
イド膜からなる電極・配線も実用されるようになり、こ
のポリサイド膜からなる電極・配線はAl/Si合金からな
る電極・配線と比較すると、抵抗値は高いが耐熱性が高
いことやエレクトロマイグレーションに対する耐性が高
い点で優れている。
近年、DRAMはパッケージの大きさの面からチップ・サ
イズが制限を受けている。
イズが制限を受けている。
即ち、標準型パッケージに於いては幅が約7.5〔mm〕
（300〔mil〕）であることから、チップ・サイズは長方
形になり、その短辺側に於ける制御が厳しくなってい
る。従って、チップの短辺方向にセンス増幅器とビット
・ドライバやカラム・デコーダを配列した場合、ビット
線のピッチはワード線のピッチに比較して狭小化するこ
とを迫られ、また、その方向にロウ・ドライバやロウ・
デコーダ（ワード・デコーダ）を配列した場合には前記
狭小化の要求は逆になる。
（300〔mil〕）であることから、チップ・サイズは長方
形になり、その短辺側に於ける制御が厳しくなってい
る。従って、チップの短辺方向にセンス増幅器とビット
・ドライバやカラム・デコーダを配列した場合、ビット
線のピッチはワード線のピッチに比較して狭小化するこ
とを迫られ、また、その方向にロウ・ドライバやロウ・
デコーダ（ワード・デコーダ）を配列した場合には前記
狭小化の要求は逆になる。
さて、このようなDRAMに於ける諸々の電極・配線にも
前記したような種々の材料を用いることが考えられる。
この場合、多結晶シリコンの用い方は、その抵抗値が高
いことから概ね固定化されてしまうが、問題はポリサイ
ドなど高融点金属シリサイド系とAl或いはAl/Si合金な
どのAl系である。即ち、Al系は高融点金属シリサイドに
比較して耐熱性が低く且つエレクトロマイグレーション
に弱いとしても、その抵抗値は充分に低く且つDRAMに於
ける周辺回路には必ず使用されるものであるから、メモ
リ・セル・アレイの部分にも使用した方が性能向上及び
製造上からも有利である。
前記したような種々の材料を用いることが考えられる。
この場合、多結晶シリコンの用い方は、その抵抗値が高
いことから概ね固定化されてしまうが、問題はポリサイ
ドなど高融点金属シリサイド系とAl或いはAl/Si合金な
どのAl系である。即ち、Al系は高融点金属シリサイドに
比較して耐熱性が低く且つエレクトロマイグレーション
に弱いとしても、その抵抗値は充分に低く且つDRAMに於
ける周辺回路には必ず使用されるものであるから、メモ
リ・セル・アレイの部分にも使用した方が性能向上及び
製造上からも有利である。
ところで、通常、電極・配線は、その幅が狭小化され
た場合、当然、断面積は小さくなり、従って、電流密度
が増大してエレクトロマイグレーションに依る寿命の低
下が起こり、それは電流密度に指数関数的に依存する
為、急激に短くなる。このエレクトロマイグレーション
に依る寿命の低下は、材料に依って相違し、高融点金属
シリサイド系はAl系に比較すると数桁程度も優れてい
る。
た場合、当然、断面積は小さくなり、従って、電流密度
が増大してエレクトロマイグレーションに依る寿命の低
下が起こり、それは電流密度に指数関数的に依存する
為、急激に短くなる。このエレクトロマイグレーション
に依る寿命の低下は、材料に依って相違し、高融点金属
シリサイド系はAl系に比較すると数桁程度も優れてい
る。
本発明は、半導体記憶装置に対して高融点金属シリサ
イド系電極・配線とAl系電極・配線とをどのように用い
るかについて指針を与え、且つ、特性良好で信頼性が高
い半導体記憶装置を提供しようとする。
イド系電極・配線とAl系電極・配線とをどのように用い
るかについて指針を与え、且つ、特性良好で信頼性が高
い半導体記憶装置を提供しようとする。
本発明に依る半導体記憶装置に於いては、平面で見て
長方形をなし且つ複数のメモリ・セルが短辺方向並びに
長辺方向に規則的に配列されて作り込まれた半導体基板
をもつ半導体記憶装置に於いて、前記半導体基板上に形
成されワード線の一部を構成する多結晶シリコンからな
るゲート電極と、前記多結晶シリコンからなるゲート電
極を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成さ
れると共に前記第一の絶縁膜に形成した第一の開口を介
して前記半導体基板と電気的に接続した蓄積キャパシタ
に於ける一方の電極と、前記一方の電極上に形成された
蓄積キャパシタに於ける他方の電極と、前記他方の電極
を覆う第二の絶縁膜と、前記長辺方向と平行に且つ所定
ピッチで前記第二の絶縁膜上に形成されると共に前記第
二の絶縁膜及び前記第一の絶縁膜に形成した第二の開口
を介して前記半導体基板と電気的に接続した高融点金属
シリサイド系材料からなる複数のビット線と、前記ビッ
ト線を覆う第三の絶縁膜と、前記第三の絶縁膜上に形成
されて前記短辺方向と平行に且つ前記ピッチに比較して
広いピッチで配設されて前記ワード線の一部を構成する
アルミニウム系材料からなる複数の配線とを備えてなる
ことを特徴とする。
長方形をなし且つ複数のメモリ・セルが短辺方向並びに
長辺方向に規則的に配列されて作り込まれた半導体基板
をもつ半導体記憶装置に於いて、前記半導体基板上に形
成されワード線の一部を構成する多結晶シリコンからな
るゲート電極と、前記多結晶シリコンからなるゲート電
極を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成さ
れると共に前記第一の絶縁膜に形成した第一の開口を介
して前記半導体基板と電気的に接続した蓄積キャパシタ
に於ける一方の電極と、前記一方の電極上に形成された
蓄積キャパシタに於ける他方の電極と、前記他方の電極
を覆う第二の絶縁膜と、前記長辺方向と平行に且つ所定
ピッチで前記第二の絶縁膜上に形成されると共に前記第
二の絶縁膜及び前記第一の絶縁膜に形成した第二の開口
を介して前記半導体基板と電気的に接続した高融点金属
シリサイド系材料からなる複数のビット線と、前記ビッ
ト線を覆う第三の絶縁膜と、前記第三の絶縁膜上に形成
されて前記短辺方向と平行に且つ前記ピッチに比較して
広いピッチで配設されて前記ワード線の一部を構成する
アルミニウム系材料からなる複数の配線とを備えてなる
ことを特徴とする。
前記手段を採ることに依り、高融点金属シリサイド系
材料とAl系材料の特質が活かされ、全体として、導電性
が良好で、耐熱性が高く、エレクトロマイグレーション
に対する耐性が良好な半導体記憶装置が得られ、また、
その製造工程も簡略化される。
材料とAl系材料の特質が活かされ、全体として、導電性
が良好で、耐熱性が高く、エレクトロマイグレーション
に対する耐性が良好な半導体記憶装置が得られ、また、
その製造工程も簡略化される。
第１図は本発明一実施例の要部平面図、第２図は第１
図に見られる線Ｘ−Ｘに沿う要部切断側面図をそれぞれ
表している。
図に見られる線Ｘ−Ｘに沿う要部切断側面図をそれぞれ
表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸
化シリコンからなるフィールド絶縁膜、３は二酸化シリ
コンからなるゲート絶縁膜、41,42,43は多結晶シリコン
からなるゲート電極（ワード線）、51はn+型ソース領域
（ビット線のコンタクト領域）、61はn+型ドレイン領域
（蓄積キャパシタ電極のコンタクト領域）、７は二酸化
シリコンからなる層間絶縁膜、81,82は多結晶シリコン
からなる蓄積キャパシタに於ける一方の電極、91は多結
晶シリコンからなる蓄積キャパシタに於ける他方の電極
（セル・プレート）、10は二酸化シリコンからなる層間
絶縁膜、111はビット線の一部をなしている多結晶シリ
コン膜、121,122はビット線の一部をなしているタング
ステン・シリサイド（WSix）膜、13は燐珪酸ガラス（ph
osphosilicate glass:PSG）からなるカバー膜、141,14
2,143はAlからなりゲート電極41,42,43の導電性を補助
する為の電極・配線、MCは２ビット分のメモリ・セル部
分をそれぞれ示している。
化シリコンからなるフィールド絶縁膜、３は二酸化シリ
コンからなるゲート絶縁膜、41,42,43は多結晶シリコン
からなるゲート電極（ワード線）、51はn+型ソース領域
（ビット線のコンタクト領域）、61はn+型ドレイン領域
（蓄積キャパシタ電極のコンタクト領域）、７は二酸化
シリコンからなる層間絶縁膜、81,82は多結晶シリコン
からなる蓄積キャパシタに於ける一方の電極、91は多結
晶シリコンからなる蓄積キャパシタに於ける他方の電極
（セル・プレート）、10は二酸化シリコンからなる層間
絶縁膜、111はビット線の一部をなしている多結晶シリ
コン膜、121,122はビット線の一部をなしているタング
ステン・シリサイド（WSix）膜、13は燐珪酸ガラス（ph
osphosilicate glass:PSG）からなるカバー膜、141,14
2,143はAlからなりゲート電極41,42,43の導電性を補助
する為の電極・配線、MCは２ビット分のメモリ・セル部
分をそれぞれ示している。
第１図から明らかなように、本実施例では、メモリ・
セル部分MCはビット線121などに沿う方向が長辺、ワー
ド線であるゲート電極41などに沿う方向が短辺になって
いて、これはチップ全体として見た場合も同形状にな
る。
セル部分MCはビット線121などに沿う方向が長辺、ワー
ド線であるゲート電極41などに沿う方向が短辺になって
いて、これはチップ全体として見た場合も同形状にな
る。
さて、このような構成に於いて、通常の半導体記憶装
置と同様、短辺方向に沿ってセンス増幅器などを配設し
た場合、前記したように、ビット線121・・・・のピッ
チはワード線41・・・・のそれに比較して狭くすること
が必要になる。第１図に於いてもそのようになっている
ことから、図示されてはいないが、本実施例では短辺方
向にセンス増幅器などを配設してあることが窺知されよ
う。
置と同様、短辺方向に沿ってセンス増幅器などを配設し
た場合、前記したように、ビット線121・・・・のピッ
チはワード線41・・・・のそれに比較して狭くすること
が必要になる。第１図に於いてもそのようになっている
ことから、図示されてはいないが、本実施例では短辺方
向にセンス増幅器などを配設してあることが窺知されよ
う。
このような場合、ビット線121・・・・自体の幅も狭
くしなければならないから、エレクトロマイグレーショ
ンに対処するには、その材料として高融点金属シリサイ
ド系、即ち、実施例ではポリサイドを用いているのであ
り、従って、ゲート電極41・・・・に接続され、実質的
なワード線である電極・配線141・・・・にAlを用い、
且つ、幅を広く採って形成してある。
くしなければならないから、エレクトロマイグレーショ
ンに対処するには、その材料として高融点金属シリサイ
ド系、即ち、実施例ではポリサイドを用いているのであ
り、従って、ゲート電極41・・・・に接続され、実質的
なワード線である電極・配線141・・・・にAlを用い、
且つ、幅を広く採って形成してある。
第３図は他の実施例を説明する為の要部切断側面図を
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
本実施例が第１図及び第２図について説明した実施例
と相違する点は、ゲート電極41A・・・・をポリサイド
で構成し、ビット線121A・・・・をAl/Si合金で構成し
たことである。この場合は、勿論、短辺方向にロウ・デ
コーダなどが配設されている。尚、ゲート電極41A・・
・・の導電性は多結晶シリコンに比較して良好であるこ
とから、そのままでワード線として使用することが可能
である。
と相違する点は、ゲート電極41A・・・・をポリサイド
で構成し、ビット線121A・・・・をAl/Si合金で構成し
たことである。この場合は、勿論、短辺方向にロウ・デ
コーダなどが配設されている。尚、ゲート電極41A・・
・・の導電性は多結晶シリコンに比較して良好であるこ
とから、そのままでワード線として使用することが可能
である。
本発明に依る半導体記憶装置に於いては、平面で見て
長方形をなし且つ複数のメモリ・セルが短辺方向並びに
長辺方向に規則的に配列されて作り込まれた半導体基板
をもつ半導体記憶装置に於いて、前記半導体基板上に形
成されワード線の一部を構成する多結晶シリコンからな
るゲート電極と、前記多結晶シリコンからなるゲート電
極を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成さ
れると共に前記第一の絶縁膜に形成した第一の開口を介
して前記半導体基板と電気的に接続した蓄積キャパシタ
に於ける一方の電極と、前記一方の電極上に形成された
蓄積キャパシタに於ける他方の電極と、前記他方の電極
を覆う第二の絶縁膜と、前記長辺方向と平行に且つ所定
ピッチで前記第二の絶縁膜上に形成されると共に前記第
二の絶縁膜及び前記第一の絶縁膜に形成した第二の開口
を介して前記半導体基板と電気的に接続した高融点金属
シリサイド系材料からなる複数のビット線と、前記ビッ
ト線を覆う第三の絶縁膜と、前記第三の絶縁膜上に形成
されて前記短辺方向と平行に且つ前記ピッチに比較して
広いピッチで配設されて前記ワード線の一部を構成する
アルミニウム系材料からなる複数の配線とを備えてなる
ことを特徴とする。
長方形をなし且つ複数のメモリ・セルが短辺方向並びに
長辺方向に規則的に配列されて作り込まれた半導体基板
をもつ半導体記憶装置に於いて、前記半導体基板上に形
成されワード線の一部を構成する多結晶シリコンからな
るゲート電極と、前記多結晶シリコンからなるゲート電
極を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成さ
れると共に前記第一の絶縁膜に形成した第一の開口を介
して前記半導体基板と電気的に接続した蓄積キャパシタ
に於ける一方の電極と、前記一方の電極上に形成された
蓄積キャパシタに於ける他方の電極と、前記他方の電極
を覆う第二の絶縁膜と、前記長辺方向と平行に且つ所定
ピッチで前記第二の絶縁膜上に形成されると共に前記第
二の絶縁膜及び前記第一の絶縁膜に形成した第二の開口
を介して前記半導体基板と電気的に接続した高融点金属
シリサイド系材料からなる複数のビット線と、前記ビッ
ト線を覆う第三の絶縁膜と、前記第三の絶縁膜上に形成
されて前記短辺方向と平行に且つ前記ピッチに比較して
広いピッチで配設されて前記ワード線の一部を構成する
アルミニウム系材料からなる複数の配線とを備えてなる
ことを特徴とする。
前記構成を採ることに依り、高融点金属シリサイド系
材料とAl系材料の特質が活かされ、全体として、導電性
が良好で、耐熱性が高く、エレクトロマイグレーション
に対する耐性が良好な半導体記憶装置が得られ、また、
その製造工程も簡略化される。
材料とAl系材料の特質が活かされ、全体として、導電性
が良好で、耐熱性が高く、エレクトロマイグレーション
に対する耐性が良好な半導体記憶装置が得られ、また、
その製造工程も簡略化される。
第１図は本発明一実施例の要部平面図、第２図は第１図
に見られる線Ｘ−Ｘに沿う要部切断側面図、第３図は本
発明に於ける他の実施例の要部切断側面図をそれぞれ表
している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極（ワード線）、51はn+型ソース領域
（ビット線のコンタクト領域）、61はn+型ドレイン領域
（蓄積キャパシタ電極のコンタクト領域）、７は二酸化
シリコンからなる層間絶縁膜、81,82は多結晶シリコン
からなる蓄積キャパシタに於ける一方の電極、91は多結
晶シリコンからなる蓄積キャパシタに於ける他方の電極
（セル・プレート）、10は二酸化シリコンからなる層間
絶縁膜、111はビット線の一部をなしている多結晶シリ
コン膜、121,122はビット線の一部をなしているタング
ステン・シリサイド（WSix）膜、13は燐珪酸ガラス（ph
osphosilicate glass:PSG）からなるカバー膜、141,14
2,143はAlからなりゲート電極41,42,43の導電性を補助
する為の電極・配線、MCは２ビット分のメモリ・セル部
分をそれぞれ示している。
に見られる線Ｘ−Ｘに沿う要部切断側面図、第３図は本
発明に於ける他の実施例の要部切断側面図をそれぞれ表
している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極（ワード線）、51はn+型ソース領域
（ビット線のコンタクト領域）、61はn+型ドレイン領域
（蓄積キャパシタ電極のコンタクト領域）、７は二酸化
シリコンからなる層間絶縁膜、81,82は多結晶シリコン
からなる蓄積キャパシタに於ける一方の電極、91は多結
晶シリコンからなる蓄積キャパシタに於ける他方の電極
（セル・プレート）、10は二酸化シリコンからなる層間
絶縁膜、111はビット線の一部をなしている多結晶シリ
コン膜、121,122はビット線の一部をなしているタング
ステン・シリサイド（WSix）膜、13は燐珪酸ガラス（ph
osphosilicate glass:PSG）からなるカバー膜、141,14
2,143はAlからなりゲート電極41,42,43の導電性を補助
する為の電極・配線、MCは２ビット分のメモリ・セル部
分をそれぞれ示している。
Claims (1)
- 【請求項１】平面で見て長方形をなし且つ複数のメモリ
・セルが短辺方向並びに長辺方向に規則的に配列されて
作り込まれた半導体基板をもつ半導体記憶装置に於い
て、 前記半導体基板上に形成されワード線の一部を構成する
多結晶シリコンからなるゲート電極と、 前記多結晶シリコンからなるゲート電極を覆う第一の絶
縁膜と、 前記第一の絶縁膜上に形成されると共に前記第一の絶縁
膜に形成した第一の開口を介して前記半導体基板と電気
的に接続した蓄積キャパシタに於ける一方の電極と、 前記一方の電極上に形成された蓄積キャパシタに於ける
他方の電極と、 前記他方の電極を覆う第二の絶縁膜と、 前記長辺方向と平行に且つ所定ピッチで前記第二の絶縁
膜上に形成されると共に前記第二の絶縁膜及び前記第一
の絶縁膜に形成した第二の開口を介して前記半導体基板
と電気的に接続した高融点金属シリサイド系材料からな
る複数のビット線と、 前記ビット線を覆う第三の絶縁膜と、 前記第三の絶縁膜上に形成されて前記短辺方向と平行に
且つ前記ピッチに比較して広いピッチで配設されて前記
ワード線の一部を構成するアルミニウム系材料からなる
複数の配線と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286460A JP2588732B2 (ja) | 1987-11-14 | 1987-11-14 | 半導体記憶装置 |
| US07/266,009 US4975753A (en) | 1987-11-14 | 1988-11-02 | Semiconductor memory device having an aluminum-based metallization film and a refractory metal silicide-based metallization film |
| DE3853046T DE3853046T2 (de) | 1987-11-14 | 1988-11-09 | Halbleiter-Speicheranordnung mit einem Metallfilm auf Aluminiumgrundlage und einem Metallfilm auf hochschmelzender Metallsilicidgrundlage. |
| EP88310522A EP0317161B1 (en) | 1987-11-14 | 1988-11-09 | Semiconductor memory device having an aluminium-based metallization film and a refractory metal silicide-based metallization film |
| KR1019880014953A KR910009787B1 (ko) | 1987-11-14 | 1988-11-14 | 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286460A JP2588732B2 (ja) | 1987-11-14 | 1987-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129444A JPH01129444A (ja) | 1989-05-22 |
| JP2588732B2 true JP2588732B2 (ja) | 1997-03-12 |
Family
ID=17704676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286460A Expired - Lifetime JP2588732B2 (ja) | 1987-11-14 | 1987-11-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4975753A (ja) |
| EP (1) | EP0317161B1 (ja) |
| JP (1) | JP2588732B2 (ja) |
| KR (1) | KR910009787B1 (ja) |
| DE (1) | DE3853046T2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010008288A1 (en) * | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
| JPH02211651A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0574097B1 (en) * | 1989-03-14 | 1998-12-16 | Kabushiki Kaisha Toshiba | Semiconductor device having multilayer wiring and the method of making it |
| US5170242A (en) * | 1989-12-04 | 1992-12-08 | Ramtron Corporation | Reaction barrier for a multilayer structure in an integrated circuit |
| US5973910A (en) * | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
| JPH05218349A (ja) * | 1992-02-04 | 1993-08-27 | Sony Corp | 半導体記憶装置 |
| US5218511A (en) * | 1992-06-22 | 1993-06-08 | Vlsi Technology, Inc. | Inter-silicide capacitor |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US6388314B1 (en) * | 1995-08-17 | 2002-05-14 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US5858873A (en) * | 1997-03-12 | 1999-01-12 | Lucent Technologies Inc. | Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof |
| US5903491A (en) | 1997-06-09 | 1999-05-11 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US6992394B2 (en) * | 2000-12-28 | 2006-01-31 | Infineon Technologies Ag | Multi-level conductive lines with reduced pitch |
| US7084446B2 (en) * | 2003-08-25 | 2006-08-01 | Intel Corporation | Polymer memory having a ferroelectric polymer memory material with cell sizes that are asymmetric |
| US20050167733A1 (en) * | 2004-02-02 | 2005-08-04 | Advanced Micro Devices, Inc. | Memory device and method of manufacture |
| JP4830371B2 (ja) | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7755587B2 (en) | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4010333B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4186970B2 (ja) | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010332B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7593270B2 (en) | 2005-06-30 | 2009-09-22 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4661400B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100828792B1 (ko) | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US7764278B2 (en) | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4151688B2 (ja) | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7567479B2 (en) | 2005-06-30 | 2009-07-28 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US20070001974A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7561478B2 (en) | 2005-06-30 | 2009-07-14 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| KR100826695B1 (ko) * | 2005-06-30 | 2008-04-30 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US7564734B2 (en) | 2005-06-30 | 2009-07-21 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4010335B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4661401B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100672766B1 (ko) * | 2005-12-27 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| JP4586739B2 (ja) | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4423432A (en) * | 1980-01-28 | 1983-12-27 | Rca Corporation | Apparatus for decoding multiple input lines |
| JPS5832790B2 (ja) * | 1980-09-16 | 1983-07-15 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH0799772B2 (ja) * | 1986-07-17 | 1995-10-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
-
1987
- 1987-11-14 JP JP62286460A patent/JP2588732B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-02 US US07/266,009 patent/US4975753A/en not_active Expired - Lifetime
- 1988-11-09 EP EP88310522A patent/EP0317161B1/en not_active Expired - Lifetime
- 1988-11-09 DE DE3853046T patent/DE3853046T2/de not_active Expired - Lifetime
- 1988-11-14 KR KR1019880014953A patent/KR910009787B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317161B1 (en) | 1995-02-15 |
| EP0317161A2 (en) | 1989-05-24 |
| JPH01129444A (ja) | 1989-05-22 |
| KR910009787B1 (ko) | 1991-11-30 |
| DE3853046D1 (de) | 1995-03-23 |
| KR890008972A (ko) | 1989-07-13 |
| DE3853046T2 (de) | 1995-06-08 |
| US4975753A (en) | 1990-12-04 |
| EP0317161A3 (en) | 1990-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2588732B2 (ja) | 半導体記憶装置 | |
| US5631182A (en) | Method of making a semiconductor memory circuit device | |
| US4638458A (en) | Semiconductor memory address lines with varied interval contact holes | |
| US4931845A (en) | Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate | |
| JP3175705B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR940008099A (ko) | 적층 캐패시터 셀을 갖는 반도체 메모리 | |
| JP2523488B2 (ja) | 半導体記憶装置 | |
| JPS5853512B2 (ja) | 半導体記憶装置の製造方法 | |
| US4807017A (en) | Semiconductor memory device with wirings having ensured cross-sections | |
| JP3279263B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5151772A (en) | Semiconductor integrated circuit device | |
| KR100440410B1 (ko) | 다중레벨도전체워드라인스트래핑방식 | |
| JP3147095B2 (ja) | 半導体記憶装置 | |
| JP2604128B2 (ja) | 半導体装置 | |
| JPS6097665A (ja) | 半導体記憶装置 | |
| JP2553249B2 (ja) | 半導体装置 | |
| JPS58147147A (ja) | メモリ | |
| JPS61194771A (ja) | 半導体記憶装置 | |
| JP2825039B2 (ja) | 半導体記憶装置 | |
| JPS6271264A (ja) | 半導体集積回路装置 | |
| JP2590900B2 (ja) | メモリ装置 | |
| JP2621442B2 (ja) | 半導体記憶装置 | |
| JP2876658B2 (ja) | 半導体装置 | |
| JPS5857911B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0669466A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |