JP3279263B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特にワード線をその上
層に形成する配線で裏打ちして低抵抗化を図る不揮発性
半導体記憶装置及びその製造方法に関する。
憶装置及びその製造方法に関し、特にワード線をその上
層に形成する配線で裏打ちして低抵抗化を図る不揮発性
半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、フラッシュメモリのワード線
の低抵抗化を図るためにワード線の裏打ちは行われてい
るが、高速アクセスの要求が少なく、１層目の配線をビ
ット線に当てることが多かったため、５１２セルもしく
は、１０２４セル程度に１個の割合のコンタクトでワー
ド線を２層目以上の金属配線に接続し、裏打ちとすれば
よかった。しかし、マイコンを混載するフラッシュメモ
リの需要が高まり、高速アクセスの要求が高まるにつ
れ、裏打ちをする頻度を高くする必要が生じてきた。こ
こで、１６セルもしくは３２セルに１個の割合のコンタ
クトでワード線を１層目の金属配線に接続する例を、図
５から図７に示す。
の低抵抗化を図るためにワード線の裏打ちは行われてい
るが、高速アクセスの要求が少なく、１層目の配線をビ
ット線に当てることが多かったため、５１２セルもしく
は、１０２４セル程度に１個の割合のコンタクトでワー
ド線を２層目以上の金属配線に接続し、裏打ちとすれば
よかった。しかし、マイコンを混載するフラッシュメモ
リの需要が高まり、高速アクセスの要求が高まるにつ
れ、裏打ちをする頻度を高くする必要が生じてきた。こ
こで、１６セルもしくは３２セルに１個の割合のコンタ
クトでワード線を１層目の金属配線に接続する例を、図
５から図７に示す。
【０００３】図５は、フラッシュメモリのアレイ構成を
１層目の金属配線を形成した後に上面から見た図であ
り、２本の配線を示している。５０１が１層目の金属配
線であり、ワード線の裏打ち用の配線となっており、５
０２がフラッシュメモリのワード線であり、ポリサイド
からなっている。５０３は、ワード線５０２と裏打ち用
の１層目の金属配線５０１を電気的に接続するコンタク
トであり、１６セルもしくは３２セルに１個存在してい
る。また、５０４で示す範囲がフラッシュメモリの１つ
のセルの領域を示し、ワード線に沿って連続して配置さ
れており、１６セルもしくは３２セルにひとつコンタク
トを打つスペースを確保している。
１層目の金属配線を形成した後に上面から見た図であ
り、２本の配線を示している。５０１が１層目の金属配
線であり、ワード線の裏打ち用の配線となっており、５
０２がフラッシュメモリのワード線であり、ポリサイド
からなっている。５０３は、ワード線５０２と裏打ち用
の１層目の金属配線５０１を電気的に接続するコンタク
トであり、１６セルもしくは３２セルに１個存在してい
る。また、５０４で示す範囲がフラッシュメモリの１つ
のセルの領域を示し、ワード線に沿って連続して配置さ
れており、１６セルもしくは３２セルにひとつコンタク
トを打つスペースを確保している。
【０００４】図５のワード線に平行なＦ−Ｆ’線におけ
る断面図を図６に示す。６０１は分離酸化膜であり、通
常４０００Ａ（オングストローム、以下同様）程度の熱
酸化膜である。また、６０２はトンネル酸化膜であり、
熱酸化によって形成され、通常１００Ａ程度またはそれ
以下である。６０３は浮遊ゲートであり、１５００Ａ程
度のリンを薄くドープしたポリシリコンからなってい
る。６０４は浮遊ゲートと制御ゲートを電気的に絶縁す
る膜であり、通常、酸化膜換算で２００Ａもしくはそれ
以下の膜厚の酸化膜／窒化膜／酸化膜の３層構造よりな
っている。
る断面図を図６に示す。６０１は分離酸化膜であり、通
常４０００Ａ（オングストローム、以下同様）程度の熱
酸化膜である。また、６０２はトンネル酸化膜であり、
熱酸化によって形成され、通常１００Ａ程度またはそれ
以下である。６０３は浮遊ゲートであり、１５００Ａ程
度のリンを薄くドープしたポリシリコンからなってい
る。６０４は浮遊ゲートと制御ゲートを電気的に絶縁す
る膜であり、通常、酸化膜換算で２００Ａもしくはそれ
以下の膜厚の酸化膜／窒化膜／酸化膜の３層構造よりな
っている。
【０００５】６０５は制御ゲートであり、リンをドープ
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート６０５がフラッシュメモリのワード
線となっている。６０６が金属配線であり、ワード線の
裏打ちとして用い、通常、ＴｉＮ／Ａｌ／ＴｉＮの３層
構造よりなる。６０７がワード線６０５と金属配線６０
６を電気的に接続するコンタクトであり、このコンタク
ト６０６は通常、タングステンで形成される。
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート６０５がフラッシュメモリのワード
線となっている。６０６が金属配線であり、ワード線の
裏打ちとして用い、通常、ＴｉＮ／Ａｌ／ＴｉＮの３層
構造よりなる。６０７がワード線６０５と金属配線６０
６を電気的に接続するコンタクトであり、このコンタク
ト６０６は通常、タングステンで形成される。
【０００６】図７は、図５のワード線に垂直なＧ−Ｇ’
線における断面図であり、コンタクト６０７が存在する
部分での断面を示している。また、図７中の番号は、図
６と同様のものを示している。
線における断面図であり、コンタクト６０７が存在する
部分での断面を示している。また、図７中の番号は、図
６と同様のものを示している。
【０００７】
【発明が解決しようとする課題】従来の構造の問題点
は、フラッシュメモリの読み出し速度を速くできない点
にある。その理由は、ワード線と裏打ちに用いる金属配
線との電気的接続をとるコンタクトが１６セルもしくは
３２セルに１つしかなく、ワード線の抵抗を十分に低く
することができないからである。また、抵抗を下げるた
めにコンタクトを打つ頻度を上げると、コンタクトを打
つ余分なスペースを多く設けなくてはならず、メモリチ
ップの面積の増大につながるという問題が生じる。
は、フラッシュメモリの読み出し速度を速くできない点
にある。その理由は、ワード線と裏打ちに用いる金属配
線との電気的接続をとるコンタクトが１６セルもしくは
３２セルに１つしかなく、ワード線の抵抗を十分に低く
することができないからである。また、抵抗を下げるた
めにコンタクトを打つ頻度を上げると、コンタクトを打
つ余分なスペースを多く設けなくてはならず、メモリチ
ップの面積の増大につながるという問題が生じる。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、チップ面積の増大を伴
わずに、ワード線抵抗を低抵抗化する不揮発性半導体記
憶装置及びその製造方法を提供することにある。
のであって、その主たる目的は、チップ面積の増大を伴
わずに、ワード線抵抗を低抵抗化する不揮発性半導体記
憶装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、周辺回路部と、浮遊ゲート及び制御ゲー
トを有するメモリ素子と、を複数含む不揮発性半導体記
憶装置において、前記メモリ素子は前記制御ゲートに沿
って連続して配置され、前記周辺回路部及び前記メモリ
素子の制御ゲート上に形成された層間絶縁膜と、前記周
辺回路部の前記層間絶縁膜に形成されたコンタクト孔と
前記制御ゲート上の前記層間絶縁膜に形成されワード線
方向に延在する溝とを埋設する導電部材と、前記層間絶
縁膜上に配設されるとともに、前記導電部材を介して前
記制御ゲートと接続される配線金属により構成されてな
るものである。
に、本発明は、周辺回路部と、浮遊ゲート及び制御ゲー
トを有するメモリ素子と、を複数含む不揮発性半導体記
憶装置において、前記メモリ素子は前記制御ゲートに沿
って連続して配置され、前記周辺回路部及び前記メモリ
素子の制御ゲート上に形成された層間絶縁膜と、前記周
辺回路部の前記層間絶縁膜に形成されたコンタクト孔と
前記制御ゲート上の前記層間絶縁膜に形成されワード線
方向に延在する溝とを埋設する導電部材と、前記層間絶
縁膜上に配設されるとともに、前記導電部材を介して前
記制御ゲートと接続される配線金属により構成されてな
るものである。
【００１０】本発明では、前記溝を埋設する導電部材
が、前記層間絶縁膜上に配設される配線金属と同一部材
により構成されてなるものとすることもできる。
が、前記層間絶縁膜上に配設される配線金属と同一部材
により構成されてなるものとすることもできる。
【００１１】また、本発明に係る製造方法は、周辺回路
部と、浮遊ゲート及び制御ゲートを有するメモリ素子
と、を複数含む不揮発性半導体記憶装置の製造方法にお
いて、（ａ）前記周辺回路部と、前記メモリ素子の制御
ゲート上層に層間絶縁膜を形成する工程と、（ｂ）前記
層間絶縁膜の所定の領域を除去して、前記周辺回路部領
域にコンタクト孔を設けると同時に、前記メモリ素子の
制御ゲート領域にはワード線方向に延在する溝を設ける
工程と、（ｃ）前記コンタクト孔及び前記溝内部に導電
部材を埋め込む工程と、（ｄ）前記層間絶縁膜上層に配
線金属を堆積する工程と、を少なくとも含むものであ
る。
部と、浮遊ゲート及び制御ゲートを有するメモリ素子
と、を複数含む不揮発性半導体記憶装置の製造方法にお
いて、（ａ）前記周辺回路部と、前記メモリ素子の制御
ゲート上層に層間絶縁膜を形成する工程と、（ｂ）前記
層間絶縁膜の所定の領域を除去して、前記周辺回路部領
域にコンタクト孔を設けると同時に、前記メモリ素子の
制御ゲート領域にはワード線方向に延在する溝を設ける
工程と、（ｃ）前記コンタクト孔及び前記溝内部に導電
部材を埋め込む工程と、（ｄ）前記層間絶縁膜上層に配
線金属を堆積する工程と、を少なくとも含むものであ
る。
【００１２】更に、本発明に係る製造方法は、周辺回路
部と、浮遊ゲート及び制御ゲートを有するメモリ素子
と、を複数含む不揮発性半導体記憶装置の製造方法にお
いて、（ａ）前記周辺回路部と、前記メモリ素子の制御
ゲート上層に層間絶縁膜を形成する工程と、（ｂ）前記
層間絶縁膜の所定の領域を除去して、前記周辺回路部領
域にコンタクト孔を設けると同時に、前記メモリ素子の
制御ゲート領域にはワード線方向に延在する溝を設ける
工程と、（ｃ）前記コンタクト孔及び前記溝内部に導電
部材を埋め込むと同時に、前記層間絶縁膜上層に前記導
電部材と同一部材よりなる配線を形成する工程と、を少
なくとも含むものである。
部と、浮遊ゲート及び制御ゲートを有するメモリ素子
と、を複数含む不揮発性半導体記憶装置の製造方法にお
いて、（ａ）前記周辺回路部と、前記メモリ素子の制御
ゲート上層に層間絶縁膜を形成する工程と、（ｂ）前記
層間絶縁膜の所定の領域を除去して、前記周辺回路部領
域にコンタクト孔を設けると同時に、前記メモリ素子の
制御ゲート領域にはワード線方向に延在する溝を設ける
工程と、（ｃ）前記コンタクト孔及び前記溝内部に導電
部材を埋め込むと同時に、前記層間絶縁膜上層に前記導
電部材と同一部材よりなる配線を形成する工程と、を少
なくとも含むものである。
【００１３】
【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置は、その好ましい一実施の形態において、浮遊ゲー
ト（図２の２０３）及び制御ゲート（図２の２０５）を
有するメモリ素子を複数含む不揮発性半導体記憶装置に
おいて、前記制御ゲート上層に形成される層間絶縁膜
（図４（ａ）の４０４）に、ワード線（図１の１０２）
方向に延在するコンタクト溝（図５（ｃ）の４０８）を
設け、該コンタクト溝をタングステン等の導電部材で埋
設するによって、前記層間絶縁膜上層に形成する配線金
属（図４（ｄ）の４０９）と前記制御ゲートとを大きな
接触面積で電気的に接続する。
装置は、その好ましい一実施の形態において、浮遊ゲー
ト（図２の２０３）及び制御ゲート（図２の２０５）を
有するメモリ素子を複数含む不揮発性半導体記憶装置に
おいて、前記制御ゲート上層に形成される層間絶縁膜
（図４（ａ）の４０４）に、ワード線（図１の１０２）
方向に延在するコンタクト溝（図５（ｃ）の４０８）を
設け、該コンタクト溝をタングステン等の導電部材で埋
設するによって、前記層間絶縁膜上層に形成する配線金
属（図４（ｄ）の４０９）と前記制御ゲートとを大きな
接触面積で電気的に接続する。
【００１４】このような構成により、製造工程を複雑化
せず、かつチップ面積を増大させることなく、比抵抗の
小さい配線金属と制御ゲートとの接触面積を大きくする
ことができる。従って、制御ゲート間を結ぶワード線の
配線抵抗を小さくすることができ、フラッシュメモリの
読出し速度の高速化を実現することができる。
せず、かつチップ面積を増大させることなく、比抵抗の
小さい配線金属と制御ゲートとの接触面積を大きくする
ことができる。従って、制御ゲート間を結ぶワード線の
配線抵抗を小さくすることができ、フラッシュメモリの
読出し速度の高速化を実現することができる。
【００１５】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例について図１乃至
図４を参照して以下に説明する。図１は、本発明の一実
施例に係るフラッシュメモリのアレイ構成を１層目の金
属配線を形成した後に上面から見た図であり、図２は、
図１のＡ−Ａ’線における断面図であり、図３は、Ｂ−
Ｂ’線における断面図である。また、図４は、本発明の
一実施例に係るフラッシュメモリの製造方法を説明する
ための工程断面図である。
詳細に説明すべく、本発明の一実施例について図１乃至
図４を参照して以下に説明する。図１は、本発明の一実
施例に係るフラッシュメモリのアレイ構成を１層目の金
属配線を形成した後に上面から見た図であり、図２は、
図１のＡ−Ａ’線における断面図であり、図３は、Ｂ−
Ｂ’線における断面図である。また、図４は、本発明の
一実施例に係るフラッシュメモリの製造方法を説明する
ための工程断面図である。
【００１６】図１には２本の配線を示しており、１０１
が１層目の金属配線であり、本実施例の場合、ワード線
の裏打ち用の配線となっている。１０２はフラッシュメ
モリのワード線であり、ポリサイドからなっている。そ
して、１０３で示す範囲がフラッシュメモリの１つのセ
ルの領域を示し、このセルは、ワード線に沿って連続し
て配置されており、１層目の金属配線とのコンタクトの
スペースを余分にとることはない。
が１層目の金属配線であり、本実施例の場合、ワード線
の裏打ち用の配線となっている。１０２はフラッシュメ
モリのワード線であり、ポリサイドからなっている。そ
して、１０３で示す範囲がフラッシュメモリの１つのセ
ルの領域を示し、このセルは、ワード線に沿って連続し
て配置されており、１層目の金属配線とのコンタクトの
スペースを余分にとることはない。
【００１７】図１のワード線に平行なＡ−Ａ’線におけ
る断面図を図２に示す。２０１は分離酸化膜であり、通
常４０００Ａ程度の熱酸化膜である。２０２はトンネル
酸化膜であり、熱酸化によって形成され、通常、１００
Ａ程度、またはそれ以下である。２０３は浮遊ゲートで
あり、１５００Ａ程度のリンを薄くドープしたポリシリ
コンからなっている。２０４は浮遊ゲートと制御ゲート
を電気的に絶縁する膜であり、通常、酸化膜換算で２０
０Ａ、もしくはそれ以下の膜厚の酸化膜／窒化膜／酸化
膜の３層構造よりなっている。
る断面図を図２に示す。２０１は分離酸化膜であり、通
常４０００Ａ程度の熱酸化膜である。２０２はトンネル
酸化膜であり、熱酸化によって形成され、通常、１００
Ａ程度、またはそれ以下である。２０３は浮遊ゲートで
あり、１５００Ａ程度のリンを薄くドープしたポリシリ
コンからなっている。２０４は浮遊ゲートと制御ゲート
を電気的に絶縁する膜であり、通常、酸化膜換算で２０
０Ａ、もしくはそれ以下の膜厚の酸化膜／窒化膜／酸化
膜の３層構造よりなっている。
【００１８】２０５は制御ゲートであり、リンをドープ
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート２０５がフラッシュメモリのワード
線となっている。２０６が１層目の金属配線であり、本
実施例の場合、ワード線の裏打ちとして用いている。１
層目の金属配線２０６は後述するように、通常、ＴｉＮ
／Ａｌ／ＴｉＮの３層構造よりなる。２０７がワード線
２０５と１層目の金属配線２０６とを板状に接続してい
る部分である。なお、周辺回路部のコンタクトと１層目
の金属配線２０６を同時に形成する場合には、１層目の
金属配線２０６はタングステンで形成されることにな
る。
した１５００Ａ程度のポリシリコンと１５００Ａ程度の
タングステンシリサイドよりなるポリサイド構造であ
る。この制御ゲート２０５がフラッシュメモリのワード
線となっている。２０６が１層目の金属配線であり、本
実施例の場合、ワード線の裏打ちとして用いている。１
層目の金属配線２０６は後述するように、通常、ＴｉＮ
／Ａｌ／ＴｉＮの３層構造よりなる。２０７がワード線
２０５と１層目の金属配線２０６とを板状に接続してい
る部分である。なお、周辺回路部のコンタクトと１層目
の金属配線２０６を同時に形成する場合には、１層目の
金属配線２０６はタングステンで形成されることにな
る。
【００１９】図３は、図１のワード線に垂直なＢ−Ｂ’
線における断面図であり、浮遊ゲートのない部分での断
面を示している。図３中の番号は、図２と同様のものを
示している。
線における断面図であり、浮遊ゲートのない部分での断
面を示している。図３中の番号は、図２と同様のものを
示している。
【００２０】次に、図４を用いて、本実施例に示すフラ
ッシュメモリの製造方法について説明する。なお、便宜
上、フラッシュメモリセルトランジスタ、および周辺回
路部を構成するトランジスタを形成後、層間絶縁膜を化
学的機械的研磨法（ＣＭＰ）等の方法で平坦化した状態
から説明を行う。まず、図４（ａ）において、領域Ｃは
セルおよび周辺回路部の拡散層領域を示し、領域Ｄは周
辺回路部のトランジスタ領域を示し、領域Ｅはフラッシ
ュメモリセルトランジスタ領域を示す。実際の構造にお
いて、このような構成になる場所はないが、説明の便宜
上同一図面内に示している。
ッシュメモリの製造方法について説明する。なお、便宜
上、フラッシュメモリセルトランジスタ、および周辺回
路部を構成するトランジスタを形成後、層間絶縁膜を化
学的機械的研磨法（ＣＭＰ）等の方法で平坦化した状態
から説明を行う。まず、図４（ａ）において、領域Ｃは
セルおよび周辺回路部の拡散層領域を示し、領域Ｄは周
辺回路部のトランジスタ領域を示し、領域Ｅはフラッシ
ュメモリセルトランジスタ領域を示す。実際の構造にお
いて、このような構成になる場所はないが、説明の便宜
上同一図面内に示している。
【００２１】４０１は拡散層を示し、４０２は周辺回路
部のトランジスタのゲート酸化膜であり、通常、熱酸化
によって形成され、その膜厚は、８０Ａ程度、もしくは
それ以下である。ただし、高耐圧を受け持つトランジス
タのゲート酸化膜厚は２５０Ａ程度、もしくはそれ以下
である。４０３は周辺回路部のトランジスタのゲート電
極であり、フラッシュメモリセルの制御ゲート２０５と
同時に形成するため、同一のポリサイド構造である。な
お、フラッシュメモリセル部は図２と同一の番号で示し
ている。
部のトランジスタのゲート酸化膜であり、通常、熱酸化
によって形成され、その膜厚は、８０Ａ程度、もしくは
それ以下である。ただし、高耐圧を受け持つトランジス
タのゲート酸化膜厚は２５０Ａ程度、もしくはそれ以下
である。４０３は周辺回路部のトランジスタのゲート電
極であり、フラッシュメモリセルの制御ゲート２０５と
同時に形成するため、同一のポリサイド構造である。な
お、フラッシュメモリセル部は図２と同一の番号で示し
ている。
【００２２】そして、ＢＰＳＧ等の層間絶縁膜を堆積
後、ＣＭＰ法等によって、８０００Ａ程度で平坦化す
る。その後、図４（ａ）に示すように、公知のリソグラ
フィープロセスとエッチングプロセスにより、コンタク
ト孔４０５、４０６及びコンタクト溝４０７を開孔す
る。この時、４０７は通常のコンタクト孔ではなく、図
２に示すような板状の接続部２０６を形成できるような
コンタクト溝とする。
後、ＣＭＰ法等によって、８０００Ａ程度で平坦化す
る。その後、図４（ａ）に示すように、公知のリソグラ
フィープロセスとエッチングプロセスにより、コンタク
ト孔４０５、４０６及びコンタクト溝４０７を開孔す
る。この時、４０７は通常のコンタクト孔ではなく、図
２に示すような板状の接続部２０６を形成できるような
コンタクト溝とする。
【００２３】この後の工程は、通常の配線工程と同一で
ある。すなわち、コンタクト孔４０５、４０６およびコ
ンタクト溝４０７にバリアメタル、例えばＴｉ／ＴｉＮ
をスパッタ法により形成し、その後、ＣＶＤ法により金
属、例えば、タングステンを埋め込む。そして、ＣＭＰ
法もしくはエッチバック法により、図４（ｂ）に示すよ
うな金属で埋め込まれたコンタクト４０８が形成され
る。その後、１層目の金属配線となる金属、例えば、Ｔ
ｉＮ／Ａｌ／ＴｉＮをそれぞれ、膜厚１０００Ａ／５０
００Ａ／５００Ａ程度でスパッタ法により堆積し、エッ
チングによって、図４（ｃ）に示すような１層目の金属
配線４０９を形成する。
ある。すなわち、コンタクト孔４０５、４０６およびコ
ンタクト溝４０７にバリアメタル、例えばＴｉ／ＴｉＮ
をスパッタ法により形成し、その後、ＣＶＤ法により金
属、例えば、タングステンを埋め込む。そして、ＣＭＰ
法もしくはエッチバック法により、図４（ｂ）に示すよ
うな金属で埋め込まれたコンタクト４０８が形成され
る。その後、１層目の金属配線となる金属、例えば、Ｔ
ｉＮ／Ａｌ／ＴｉＮをそれぞれ、膜厚１０００Ａ／５０
００Ａ／５００Ａ程度でスパッタ法により堆積し、エッ
チングによって、図４（ｃ）に示すような１層目の金属
配線４０９を形成する。
【００２４】なお、本実施例によって示される各材料
は、ここに開示されるものに限るものではない。特に、
コンタクト溝４０８の埋め込みの金属はタングステンに
限定されるものではなく、周辺回路部のコンタクトを埋
め込む材料と同一の金属であればよく、例えば、アルミ
や銅を用いることもできる。
は、ここに開示されるものに限るものではない。特に、
コンタクト溝４０８の埋め込みの金属はタングステンに
限定されるものではなく、周辺回路部のコンタクトを埋
め込む材料と同一の金属であればよく、例えば、アルミ
や銅を用いることもできる。
【００２５】このように、本実施例に示す構造によれ
ば、ワード線１０２となる制御ゲート２０５と、層間絶
縁膜４０４を介して形成される１層目の配線金属４０９
とが面積の大きい板状の接続部２０７で電気的に接続さ
れるため、ワード線１０２の低抵抗化を図ることができ
る。
ば、ワード線１０２となる制御ゲート２０５と、層間絶
縁膜４０４を介して形成される１層目の配線金属４０９
とが面積の大きい板状の接続部２０７で電気的に接続さ
れるため、ワード線１０２の低抵抗化を図ることができ
る。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリの読み出し時間を短縮することができ
るという効果を奏する。
フラッシュメモリの読み出し時間を短縮することができ
るという効果を奏する。
【００２７】その理由は、ポリサイドよりなるワード線
を金属配線によって裏打ちするに当たって、従来のコン
タクトによる点による接触から線による接触に変えるこ
とで、ワード線を大幅に低抵抗化することができるから
である。特に、マイコンを混載するフラッシュメモリに
おいては、高速アクセスを要求されるため、本発明は有
効である。
を金属配線によって裏打ちするに当たって、従来のコン
タクトによる点による接触から線による接触に変えるこ
とで、ワード線を大幅に低抵抗化することができるから
である。特に、マイコンを混載するフラッシュメモリに
おいては、高速アクセスを要求されるため、本発明は有
効である。
【図１】本発明の一実施例に係るフラッシュメモリのア
レイ構成を１層目の金属配線を形成した後に上面から見
た図である。
レイ構成を１層目の金属配線を形成した後に上面から見
た図である。
【図２】図１のワード線平行方向（Ａ−Ａ’線方向）の
断面図である。
断面図である。
【図３】図１のワード線垂直方向（Ｂ−Ｂ’線方向）の
断面図である。
断面図である。
【図４】本発明の一実施例に係るフラッシュメモリアレ
イの製造方法を説明するための工程断面図である。
イの製造方法を説明するための工程断面図である。
【図５】従来のフラッシュメモリのアレイ構成を１層目
の金属配線を形成した後に上面から見た図である。
の金属配線を形成した後に上面から見た図である。
【図６】図５のワード線平行方向（Ｆ−Ｆ’線方向）の
断面図である。
断面図である。
【図７】図５のワード線垂直方向（Ｇ−Ｇ’線方向）の
断面図である。
断面図である。
１０１、２０６、５０１ １層目の金属配線 １０２、５０２ ワード線 １０３、５０４ １つのセル領域 ２０１、６０１ 分離酸化膜 ２０２、６０２ トンネル酸化膜 ２０３、６０３ 浮遊ゲート ２０４、６０４ 絶縁膜 ２０５、６０５ 制御ゲート ２０７ 板状の接続部 ４０１ 拡散層 ４０２ ゲート酸化膜 ４０３ ゲート電極 ４０４ 層間絶縁膜 ４０５、４０６ コンタクト孔 ４０７ コンタクト溝 ４０８、６０７ コンタクト ４０９ １層目のＡｌ配線 ６０６ 金属配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 481 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】周辺回路部と、浮遊ゲート及び制御ゲート
を有するメモリ素子と、を複数含む不揮発性半導体記憶
装置の製造方法において、 （ａ）前記周辺回路部と、前記メモリ素子の制御ゲート
上層に層間絶縁膜を形成する工程と、 （ｂ）前記層間絶縁膜の所定の領域を除去して、前記周
辺回路部領域にコンタクト孔を設けると同時に、前記メ
モリ素子の制御ゲート領域にはワード線方向に延在する
溝を設ける工程と、 （ｃ）前記コンタクト孔及び前記溝内部に導電部材を埋
め込む工程と、 （ｄ）前記層間絶縁膜上層に配線金属を堆積する工程
と、を少なくとも含む、ことを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項２】周辺回路部と、浮遊ゲート及び制御ゲート
を有するメモリ素子と、を複数含む不揮発性半導体記憶
装置の製造方法において、 （ａ）前記周辺回路部と、前記メモリ素子の制御ゲート
上層に層間絶縁膜を形成する工程と、 （ｂ）前記層間絶縁膜の所定の領域を除去して、前記周
辺回路部領域にコンタクト孔を設けると同時に、前記メ
モリ素子の制御ゲート領域にはワード線方向に延在する
溝を設ける工程と、 （ｃ）前記コンタクト孔及び前記溝内部に導電部材を埋
め込むと同時に、前記層間絶縁膜上層に前記導電部材と
同一部材よりなる配線を形成する工程と、を少なくとも
含む、ことを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項３】前記導電部材がタングステンを少なくとも
含み、前記配線金属がアルミニウム及び銅のいずれかを
少なくとも含む、ことを特徴とする請求項１記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項４】前記導電部材が、タングステン、アルミニ
ウム及び銅のいずれかを少なくとも含む、ことを特徴と
する請求項２記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP25026598A JP3279263B2 (ja) | 1998-09-04 | 1998-09-04 | 不揮発性半導体記憶装置の製造方法 |
| US09/389,168 US6437394B1 (en) | 1998-09-04 | 1999-09-02 | Non-volatile semiconductor memory device with reduced line resistance and method of manufacturing |
| US10/157,072 US6605507B2 (en) | 1998-09-04 | 2002-05-29 | Non-volatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026598A JP3279263B2 (ja) | 1998-09-04 | 1998-09-04 | 不揮発性半導体記憶装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000082805A JP2000082805A (ja) | 2000-03-21 |
| JP3279263B2 true JP3279263B2 (ja) | 2002-04-30 |
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ID=17205329
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026598A Expired - Fee Related JP3279263B2 (ja) | 1998-09-04 | 1998-09-04 | 不揮発性半導体記憶装置の製造方法 |
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| JP (1) | JP3279263B2 (ja) |
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| KR100483588B1 (ko) * | 2002-07-11 | 2005-04-18 | 주식회사 하이닉스반도체 | 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법 |
| JP2006128390A (ja) * | 2004-10-28 | 2006-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006351789A (ja) | 2005-06-15 | 2006-12-28 | Toshiba Corp | 半導体集積回路装置 |
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|---|---|---|---|---|
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| JPS62234365A (ja) | 1986-04-04 | 1987-10-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH01257373A (ja) | 1988-04-07 | 1989-10-13 | Nec Corp | 半導体装置の製造方法 |
| US5079670A (en) * | 1988-05-03 | 1992-01-07 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
| JPH0234782A (ja) | 1988-07-26 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5087584A (en) | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| JPH08321590A (ja) | 1995-05-25 | 1996-12-03 | Hitachi Ltd | 半導体記憶装置のレイアウト方法、半導体記憶装置およびこれを用いたマイクロコンピュータ |
| US6177716B1 (en) * | 1997-01-02 | 2001-01-23 | Texas Instruments Incorporated | Low loss capacitor structure |
| JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3175705B2 (ja) * | 1998-09-18 | 2001-06-11 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
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1998
- 1998-09-04 JP JP25026598A patent/JP3279263B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-02 US US09/389,168 patent/US6437394B1/en not_active Expired - Fee Related
-
2002
- 2002-05-29 US US10/157,072 patent/US6605507B2/en not_active Expired - Fee Related
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|---|---|
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| US6605507B2 (en) | 2003-08-12 |
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Legal Events
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