JPH02250372A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にＤＲＡＭを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

従来、ＤＲＡＭを有する半導体集積回路装置においては
、ワードシャント技術を使用している。

すなわち、下層のワード線の上層に、アルミニウムで形
成されたワード線を設け、両者間に設けたアルミニウム
配線を介して、下層のワード線と上層のワード線を接続
したものである。このワードシャント技術を用いること
により、下層のワード線の抵抗を実質的に低減し、下層
のワード線における伝播遅延時間を短縮し、ＤＲＡＭの
高速動作を図ることができる。前記ワードシャント技術
に関しては１例えば、特開昭５２−１０６６９３号公報
に開示されている。

第４図は５本発明の先行技術を説明するための図であり
、前述のワードシャント技術を適用した半導体集積回路
装置の下層のワード線と上層のワ−ド線の接続部（以下
、ワードシャント部という）の拡大平面図である。なお
、第４図では、図の見やすさを考えて、導電層間の絶縁
膜等は示していない、第４図に示すように、下層のワー
ド線１の上層にアルミニウムのワード線２を設け、両者
を接続している。これは、前記下層のワード線１の抵抗
を実質的に低減し、前記下層のワード線１における伝播
遅延時間を短縮し、ＤＲＡＭの高速動作を図るためであ
る。前記下層のワード線１と前記上層のワード線２の間
には１両者を接続するためのアルミニウム配線３を設け
ている。前記下層１のワード線１と前記接続用のアルミ
ニウム配線３の一端は、両者間の層間絶縁膜に形成され
た第１の接続孔５を通して接続されている。前記接続用
のアルミニウム配線３の他端と前記上層のワード線２は
１両者間の眉間絶縁膜に形成された第２の接続孔６を通
して接続されている。ここで、前記第１の接続孔５の直
上に、前記第２の接続孔６を形成すると、前記第１の接
続孔５の段差により、前記第２の接続孔６が不導通にな
ったり、上層のワード線２のステップカバレッジが低下
したりする。これを防ぐために、前記第１の接続孔５と
前記第２の接続孔６は、ワード線の延在する方向と同一
の方向に配列されている。

一方、ＤＲＡＭのメモリセルは、メモリセル選択用ＭＯ
８ＦＥＴと情報蓄積用キャパシタで構成されている。前
記情報蓄積用キャパシタは、ＭＯ８容量で構成されてい
る。前記ＭＯ８容量は、半導体基板上に誘電体膜を介在
させ、プレート電極を設けることにより構成されている
。前記プレート電極はメモリセルアレイ部において、メ
モリセル選択用ＭＯ８ＦＥＴが形成されている領域以外
の全域に形成されている。前記プレート電極は、プロセ
スの前段（ＭＯＳＦＥＴのソース・ドレイン形成前）に
形成されるので、多結晶珪素層で形成されている。これ
は、後工程で高温処理を行なうため、高温での耐熱性の
良いものでなければならないからである。しかし、前記
多結晶珪素層は、抵抗が高いので、電源ノイズの吸収が
充分に行なわれない、このため、アルミニウムで形成さ
れたプレート給電線を、前記メモリセルアレイ部周辺に
おいて、前記プレート電極に接続し電源ノイズの吸収を
行なっている。前記プレート給電線は。

ワードシャント部には設けることができない、これは、
前記接続用のアルミニウム配線とプレート給電線は、同
一の配線層に形成されているからである。このため、プ
レート給電線は、ワードシャント部とは異なる領域に形
成されている。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前述の技術を検討した結果
、以下のような問題点を見い出した。

すなわち、前述のワードシャント技術においては、第１
の接続孔と第２の接続孔をワード線の延在する方向と同
一の方向に配列している。このため、ワード線の延在す
る方向において、ワードシャント部の寸法を小さくする
ことができず、半導体集積回路装置の集積度が低下する
という問題があった。

また、プレート給電線は、前記下層のワード線と前記上
層のワード線を接続するための前記アルミニウム配線と
同一の配線層に形成されている。

このため、前記プレート給電線は、ワードシャント部と
は、違う領域に設けなければならない、このため、ワー
ドシャント部以外の領域に前記プレート給電線を設ける
領域が必要となり、半導体集積回路装置の集積度が低下
するという問題があった。

また、前記プレート給電線は、ワードシャント部とは、
異なる領域に設けなければならず、配置に制限がある。

このため、プレート給電線からプレート電極への電源供
給が充分ではなく、電源ノイズの吸収が充分に行なわれ
ない、電源ノイズの吸収が充分に行なわれないために、
情報蓄積用キャパシタに保持されるデータが変動するの
で、データ保持動作に誤動作等が発生し、半導体集積回
路装置の信頼性が低下するという問題があった。

本発明の目的は、ＤＲＡＭを有する半導体集積回路装置
の集積度を向上することができる技術を提供することに
ある。

本発明の他の目的は、ＤＲＡＭを有する半導体集積回路
装置の信頼性を向上することができる技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、同方向に延在する下層のワード線と上層のワ
ード線を有し、前記下層のワード線と前記上層のワード
線の間に接続用配線を設け、前記下層のワード線と前記
接続用配線の一端を第１の接続孔を通して接続し、前記
接続用配線の他端と前記上層のワード線を第２の接続孔
を通して接続したＤＲＡＭを有する半導体集積回路装置
において、前記下層のワード線と前記上層のワード線を
。

該ワード線の延在する方向と交差する方向に配列した前
記第１の接続孔と前記第２の接続孔を通して接続し、前
記第１の接続孔及び前記第２の接続孔の配列方向に沿っ
て、その近傍に前記接続用配線と同一の配線層に形成さ
れたプレート給電線を延在させたものである。

〔作用〕

前記第１の接続孔及び前記第２の接続孔をワード線の延
在する方向と交差する方向に配列している。この配列に
より、下層のワード線と上層のワード線を接続するため
の配線が従来設けられていた領域に、プレート給電線を
形成することができる。このため、プレート給電線の配
置寸法に相当する分、メモリマットのワード線の延在す
る方向の寸法を小さくし、半導体集積回路装置の集積度
を向上することができる。

また同時に、ワードシャント部毎にプレート給電線を延
在し、プレート電極との接続箇所をより多くすることが
できる。このため、プレート電極への電源供給を充分に
行なうことができる。このため、プレート電極の電源ノ
イズを充分に吸収することができるので、データ保持動
作の誤動作を低減し、半導体集積回路装置の信頼性を向
上することができる。

〔発明の実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

また、メモリセルアレイ部においてＤＲＡＭのメモリセ
ルを構成している、メモリセル選択用ＭＯＳＦＥＴ及び
情報蓄積用キャパシタの構造に関しては、例えば、特願
昭６０−１３７７８７１号公報に開示されているので１
本実施例では、詳細な説明は省略する。

第２図は本発明を適用した半導体集積回路装置のＤＲＡ
Ｍのメモリマットのブロック図である。

第２図に示すように、メモリセルアレイ部１２はワード
線の延在する方向に複数個配列されている。

そして各メモリセルアレイ部１２の切れ目に、ワードシ
ャント部１０及び１１を交互に設ける。また、第２図に
は示していないが、プレート給電線は、前記ワードシャ
ント部１０及び１１のそれぞれに延在している。また１
本実施例においては、メモリセルアレイ部１２を介在さ
せずに、ワードシャント部１０及び１１を連続して設け
ても良い。

第１Ａ図及び第１Ｂ図は、それぞれ第２図のワードシャ
ント部１０及び１１のそれぞれを拡大したものである。

なお、第１Ａ図及び第１Ｂ図では、図の見やすさを考え
て、導体層間の絶縁膜等は示していない。

第１Ａ図及び第１Ｂ図に示すように、ワードシャント部
を２種類に分ける。第１Ａ図に示しであるワードシャン
ト部の形状を１０とし、第１Ｂ図に示しであるワードシ
ャント部の形状を１１とする。

下層のワード線１と上層のワード線２は、同じ配線ピッ
チで配置されている。配線３（ワード線１．２間接続用
配線）は、前記ワード線１及び２のそれぞれが延在する
方向と直交する方向に延在している。前記下層のワード
線１と前記上層のワード線２は、前記配線８を介して接
続されている。

前記配線３の一端と前記下層のワード線１は、第１の接
続孔５を通して接続されている。また、前記配線３の他
端と１配線ピツチずれた上層のワード線２は、第２の接
続孔６を通して接続されている。前記配線３は、前記ワ
ード線１及び２のそれぞれが延在する方向と直交する方
向に千鳥状に配置されている。つまり、ワードシャント
部１０及び１１のそれぞれにおいては、配線３と、この
隣りの配線３とを、前記ワード線１及び２のそれぞれが
延在する方向に所定の間隔（プレート給電線７が配置で
きるスペースに相当）ずらして配置し、これを基本単位
とし、基本単位を前記ワード線１及−び２のそれぞれと
直交する方向に複数配置している。前記配線３と同じ配
線層に形成されたプレート給電線７は、このスペースに
形成されている。

前記プレート給電１ＩＩ７は、前記基本単位の配線３０
間を、ワードＡｌｌ及び２のそれぞれが延在する方向と
直交する方向に延在している。このため。

プレート給電線７を設ける領域を、ワードシャント部１
０及び１１以外の領域に設ける必要がなくなる。

すなわち、第２図に示すような配置となり、メモリマッ
ト１３のワード線の延在する方向の寸法を小さくするこ
とができる。これにより、半導体集積回路装置の集積度
を向上することができる。

また、本実施例によれば、プレート給電線７を、ワード
シャント部１０及び１１のそれぞれ毎に配置することが
できる。これにより、プレート給電線７をより多く配置
することができる。このため、プレート電極９（第３図
参照）への電源供給を充分に行なうことができるので、
電源ノイズの吸収を充分に行なうことができる。このプ
レート電極９は、メモリセルの情報蓄積用キャパシタの
一方の電極を形成している。これにより、電源ノイズに
よるデータ保持動作の誤動作等を低減し、半導体集積回
路装置の信頼性を向上することができる。

第３図は、第１図のｍ−ｍＩｖ！で切った断面図である
。

第３図に示すように、例えば単結晶珪素からなる〆型半
導体基板２０の主面において、素子間分離絶縁＠２５が
形成されている。また、第３図には示していないが、チ
ャネルストッパ領域であるｐ・型半導体領域が、前記素
子間分離絶縁膜２５の下部に形成されている。

ＤＲＡＭの情帽蓄積用キャパシタを構成している前述の
プレート電極９は、前記層間絶縁膜２５上に形成されて
いる。前記プレ、−ト電極９は１例えば多結晶珪素層で
形成されている。前記プレート電極９を多結晶珪素層で
形成するのは、後工程における熱処理の影響を受けにく
いものでなければならないからである。ここで、多結晶
珪素層は抵抗が高いので、前記プレート給電９において
、電源ノイズの吸収が充分に行なわれず、データ保持動
作の誤動作等の原因となり、半導体集積回路装置の信頼
性が低下する。しかし、本発明では、半導体集積回路装
置の信頼性を向上するために、プレート給電線７を設け
て、前記プレート電極９に電源の供給を積極的に行ない
、電源ノイズの吸収を行なっているので、前述の誤動作
等は生じない。

層間絶縁膜２６は、前記プレート電極９上に形成されて
いる。前記層間絶縁８１２６は、例えば酸化珪素膜で形
成されている。

下層のワード線１は、前記層間絶縁１ｌＩ２６上に形成
されている。前記ワード線１は、例えば多結晶珪素層で
形成されている。眉間絶縁膜２７は、前記下層のワード
線１と配線３の間に形成されており、両者間を絶縁分離
している。前記層間絶縁膜２７は、例えば酸化珪素膜で
形成されている。前記配線３は、眉間絶縁膜２７上に形
成され、スパッタリング等で堆積された例えばアルミニ
ウムやアルミニウム合金で形成されている。前記下層の
ワード線１と前記配線３は、前記層間絶縁膜２７に形成
されている、第１の接続孔５を通して接続されている。

プレート給電線７は、前記配４１３が形成されている配
線層と同じ配線層に同一材料で形成されている。前記プ
レート給電線７と前記プレート電極９は、前記層間絶縁
膜２６及び前記層間絶縁膜２７に形成されている、接続
孔８を通して接続されている。

層間絶縁膜２８は、前記配線３と前記上層のワード、［
２の間に形成されており１両者間を絶縁分離膜で形成さ
れている。前記配線３と前記上層のワード線２は、前記
層間絶縁膜２８に形成されている、第２の接続孔６を通
して接続されている。第３図には示していないが、前記
上層のワード線２及び前記層間絶縁膜２９上には、パッ
シベーション膜が形成されている。

以上、実施例に示したように、本発明によれば、配線３
を、ワード線１及び２のそれぞれと直交する方向に千鳥
状に配置している。これにより、前記配線３同士の間に
空領域を設けることができる。

このため、この空領域にプレート給電線７を設け。

ることかできるので、プレート給電線７の配置寸法に相
当する分メモリマット１３のワード線の延在する方向の
寸法を小さくすることができる。これにより、半導体集
積回路装置の集積度を向上することができる。

また同時に、ワードシャント部１０及び１１毎にプレー
ト給電線７を延在し、プレート給電線７とプレート電極
９との接続箇所をより多くすることができる。このため
、プレート電極９への電源供給を充分に行なうことがで
きるので、データ保持動作の誤動作を低減し、半導体集
積回路装置の信頼性を向上することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ワードシャント部において、ワード線延在方
向の上下ワード線間の接続面積を低減し、この領域にプ
レート給電線を配置したので、プレート給電線の配置ス
ペースに相当する分、半導体集積回路装置の集積度を向
上することができる。

また、プレート電極への電源供給を充分に行なうことが
できるので、電源ノイズの吸収を充分に行なうことがで
きる。これにより、誤動作等を低減し、半導体集積回路
装置の信頼性を向上することができる。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、それぞれ第２図のワードシャ
ント部１０及び１１のそれぞれを拡大した平面図。 第２図は、本発明を適用した半導体集積回路装置のＤＲ
ＡＭのメモリマットのブロック図。 第３図は、第１図の■−■線で切った断面図、第４図は
、本発明の先行技術を示すための図である。 図中、１・・・下層のワード線、２・・・上層のワード
線、３・・・配線、５・・・第１の接続孔、６・・・第
２の接続孔、７・・・プレート給電線、８・・・接続孔
、１０．１１・・・ワードシャント部である。 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １、同方向に延在する下層のワード線と上層のワード線
   を有し、前記下層のワード線と前記上層のワード線の間
   に接続用配線を設け、前記下層のワード線と前記接続用
   配線の一端を第１の接続孔を通して接続し、前記接続用
   配線の他端と前記上層のワード線を第２の接続孔を通し
   て接続したＤＲＡＭを有する半導体集積回路装置におい
   て、前記下層のワード線と前記上層のワード線を、該ワ
   ード線の延在する方向と交差する方向に配列した前記第
   １の接続孔と前記第２の接続孔を通して接続し、前記第
   １の接続孔及び前記第２の接続孔の配列方向に沿って、
   その近傍に前記接続用配線と同一の配線層に形成された
   プレート給電線を延在させたことを特徴とするＤＲＡＭ
   を有する半導体集積回路装置。