JP3015927B2 - 半導体集積回路における配線接続方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
る配線接続方法に関する。

【０００２】

【従来の技術】図８は半導体集積回路を示す模式的平面
図である。基板１上に例えばシリコンゲートＭＯＳトラ
ンジスタ等の論理機能を有するゲートセル（素子）列で
構成された素子ブロック2a, 2b…が所定間隔を隔てて配
置されており、これら素子ブロック2a, 2b…間は配線領
域７，７…とされている。

【０００３】図９はこの配線領域７における従来の配線
接続方法を示す模式図であり、マスタースライス方式に
よるものである。配線領域７には、仮想的に配線格子６
を設定しておき、図における左右方向の線を横線と呼
び、上下方向の線を縦線と呼ぶこととする。図中３及び
５は、素子ブロック2bのゲートセル（図示せず）の端子
であり、４は素子ブロック2aのゲートセル（図示せず）
の端子である。ここで端子４と端子５とは同一の縦線上
に存在し、端子３は異なる縦線上に存在するものであ
る。

【０００４】端子３と端子４とは、端子３が存在する縦
線上に設けられた縦配線10，一横線上に設けられた横配
線８，及び端子４が存在する縦線上に設けられた縦配線
11にて接続されている。同様に端子５は、縦配線12，横
配線９，…により素子ブロック2aの図示しない端子に接
続されている。この配線方法は、まず、前記横線上の所
望する位置に、マスクを使用したフォトリソグラフィー
によりアルミニウムからなる配線を形成して横配線８，
９を同層に形成する。次に、この上に絶縁層（図示せ
ず）を形成した後、前記縦線上の所望する位置に、マス
クを使用したフォトリソグラフィーによりアルミニウム
からなる配線を形成して縦配線10, 11, 12を同層に形成
する。そしてこれら縦配線10と横配線８との接続，横配
線８と縦配線11との接続及び縦配線12と横配線９との接
続は、前記絶縁層にスルーホール13, 13, 13を設けて行
っている。

【０００５】以上のようなマスタースライス方式では、
配線格子６を設定していることにより、自動配線も比較
的容易に行えるという利点がある。いうまでもなく、横
配線８，９が縦配線10, 11, 12上に形成された絶縁層
（図示せず）上に形成される場合もある。

【０００６】

【発明が解決しようとする課題】以上の如き従来のマス
タースライス方式では、コンタクトホール形成用と、横
配線形成用と、スルーホール形成用と、縦配線形成用の
４枚のマスクが製造する回路毎に必要であった。この場
合は、多数のマスクを使用するためコストが高い、製造
期間が長くかかる等の問題があった。

【０００７】この対策として、下層の横配線（又は縦配
線）を分断された固定配線とし、上層の縦配線（横配
線）のパターンを変えることによって、ユーザが必要と
する各回路に対応するものがある（日経エレクトロニク
ス：1988.7.11;No.451) 。この場合は上層用のマスク１
枚のみを変えれば所望回路に造り分けることができるた
め、コスト削減及び製造期間短縮が実現する。

【０００８】しかしながら上述の場合では、横配線と縦
配線とを接続するためのスルーホールの数が従来よりも
増加する傾向がある。そうするとこのスルーホールのた
めに多大な面積を必要とし、高密度化が困難となる。ま
た半導体集積回路の同一平面上に存在する電気的に等価
な端子（３，４，５…）間の接続はアルミニウムを導体
とした各配線（縦配線，横配線）を使用している。ここ
で端子４及び端子５が配線格子６の同一縦線上に位置す
るので、縦配線11, 12間のショートを避けるため、横配
線８，９相互に以下のような上下制約が発生する。即ち
図において上側に位置する端子５に接続される横配線９
は、下側に位置する端子４に接続される横配線８より上
に配置しなければならないのである。しかしながら、配
線格子６の各配線の間隔は製造面からその最小距離が決
定され、それ以上に縮小することは非常に困難である。
このため、接続端子数が増大するにつれて配線が不可能
になる確率が高くなるのである。

【０００９】さらに図10に示す如く、素子ブロック2aの
端子14a, 15a及び素子ブロック2bの端子14b, 15bが、配
線格子上において、端子14a, 15bが同一縦線上に存在
し、端子14b, 15aが同一縦線上に存在しており、端子14
a と端子14b とを接続し、端子15a と端子15b とを接続
する場合について説明する。この場合の接続方法として
は図11(a),図11(b),図11(c) に示す３方法が挙げられ
る。図11(a) では、端子14b と端子14a とを、縦配線3
1, 横配線32及び縦配線33にて接続する。ここで横配線3
2は端子14b と端子14a 間の距離の略中央に形成する。
そして端子15b と端子15a とを、縦配線34, 横配線35,
縦配線36, 横配線37及び縦配線38にて接続する。ここで
横配線35は素子ブロック2bと横配線32との略中央に形成
し、縦配線36は横配線32の略中央で交叉させて形成す
る。さらに横配線37は素子ブロック2aと横配線32との略
中央に形成する。

【００１０】図11(b) では端子14b と端子14a とを、図
11(a) と同様に接続する。そして端子15b と端子15a と
を、縦配線34, 横配線39, 縦配線40, 横配線41及び縦配
線38にて接続する。ここで横配線39は端子15b より図に
おいて右側へ延ばして形成しており、縦配線40は縦配線
33より右側の縦線上に形成する。横配線41は縦配線33の
略中央で交叉させて形成する。図11(c) では端子14b と
端子14a とを、図11(a) と同様に接続する。そして端子
15b と端子15a とを、縦配線34, 横配線42, 縦配線43,
横配線44及び縦配線38にて接続する。ここで横配線42は
端子14b より図において左側へ延ばし、縦配線31の略中
央で交叉させて形成する。縦配線43は縦配線31より左側
の縦線上に形成し、横配線44は横配線32と素子ブロック
2aとの略中央に形成する。

【００１１】図11(b) と図11(c) とに示す接続方法で
は、端子15b と端子15a とを接続する配線の総配線長が
長く、信号の遅延を招来する。また横配線32と各素子ブ
ロック2a, 2bとの間にもう１本横配線を形成するので、
新たな上下制約が生じるという問題があった。さらに図
11(a) に示す接続方法では、総配線長は図11(b) ，図11
(c) に示すものより短いが、端子数の増大につれ上下制
約が増して配線が困難になる可能性は回避できず、高密
度化には不都合であった。

【００１２】本発明は、斯かる事情に鑑みてなされたも
のであり、配線領域に配線層及び絶縁層を積層した後、
配線層の設計基準における最短距離の分断部を、フォー
カスイオンビームにて蒸着，接続して所要の半導体素子
間を選択的に接続することにより、低コストにて高密度
化の実現が可能な半導体集積回路における配線接続方法
を提供することを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の半導体
集積回路における配線接続方法は、複数の半導体素子が
集積された素子ブロック間，又は素子ブロック内に配線
層を積層して接続する方法において、設計基準における
最短距離の分断部を有する配線層を形成し、該配線層の
上に絶縁層を形成した後、前記分断部を隔てて対向する
各配線層に対応する絶縁層にエネルギービームにて各配
線層に達する穴を穿設し、各穴内及び穴間に亘ってイオ
ンビームにて導電材料を蒸着し、前記配線の分断部を接
続して所要の半導体素子間を選択的に接続することを特
徴とする。

【００１４】請求項２に記載の半導体集積回路における
配線接続方法は、最短距離の分断部を有する縦，横又は
斜め方向の配線が形成してある各配線層を積層しておく
ことを特徴とする。

【００１５】

【００１６】

【００１７】

【作用】請求項１に記載の発明にあっては、マスク不要
なフォーカスイオンビームにより半導体素子間の配線接
続を行うので、配線領域における配線層及び絶縁層を積
層した後に半導体集積回路を造り分けることができる。
これにより必要なマスク数が大幅に削減され、また作業
の簡素化，接続時間の短縮及びスループットの向上を図
ることが可能である。また配線に分断部を形成してお
き、前述のフォーカスイオンビームにてこの分断部を選
択的に接続することにより、同様の配線パターンを形成
したものを所要の集積回路に容易に造り分けることがで
きる。さらに分断部が設計基準における最短距離を有す
るので、蒸着接続の確実化，蒸着処理時間の短縮，及び
高密度化を実現することが可能となる。

【００１８】請求項２に記載の発明にあっては、分断部
を有する配線を斜め方向に形成することにより、上下制
約の原因である横配線を使用しなくても配線接続するこ
とが可能となる。従って上下制約が緩和され、接続可能
な端子数を増加させることができ、高密度化が図れる。

【００１９】

【００２０】

【００２１】

【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１(a) は、本発明に係る半導体
集積回路における配線接続方法を実施した状態を示す斜
視図であり、図１(b) は、その平面図である。図中2a,
2bは、図示しない基板上に配置された素子ブロックであ
り、各素子ブロック2a, 2bには多数の素子Ｔ₁ ，…を備
えている。素子ブロック2a, 2b間は配線領域７であり、
この配線領域７には、絶縁層を間に挟んだ斜め配線，横
配線，縦配線が以下のように形成してある。

【００２２】素子ブロック2bの端子14b と素子ブロック
2aの端子14a とを接続するための、途中に分断部を有す
る斜め配線25が最下層に形成してあり、素子ブロック2b
の端子15b と素子ブロック2aの端子15a とを接続するた
めの、途中に分断部を有する横配線26a が中層に、縦配
線26b, 26cが最上層に形成してある。横配線26a と縦配
線26b, 26cとはスルーホール（図示せず）を形成して接
続してある。そして斜め配線25及び横配線26a の分断部
はフォーカスイオンビームにて蒸着, 接続してある。こ
の接続は、配線領域７に斜め配線25，横配線26a ，縦配
線26b, 26cを形成し、絶縁層で覆った後、前記分断部の
両端に相当する位置に絶縁層の上からフォーカスイオン
ビームにて穴開けを行い、この穴部と絶縁層の上とで橋
げた状（ハッチング部分）に接続している。

【００２３】例えば上述の端子間を接続する必要がない
回路を製造する場合は、このようなフォーカスイオンビ
ームによる接続は行わずにそのままにしておけばよい。
以上の如き本発明方法によれば、配線領域７に同じ斜め
配線，横配線，縦配線を形成しておいても、接続が必要
な分断部のみ選択的に接続することにより、容易に種々
の回路に対応させることができる。またこのようにする
と所要の回路毎に必要であった斜め配線，横配線，縦配
線を形成するためのマスクの数を大幅に削減することが
できるので、低コスト化が実現する。さらに配線領域７
に、横配線，縦配線だけでなく上述のように斜め配線を
形成していることにより、単位面積当たりの配線接続可
能な端子数を増加させることができ、またスルーホール
数の増大を回避することができるので、高密度化が可能
である。

【００２４】図２は本発明方法の他の実施例を説明する
ための模式的平面図である。図２(a) は図１に示す配線
領域７の一部分を示しており、図２(b),図２(c) はこの
斜め配線に着目した拡大図である。本実施例では、図２
(a) に示す如く、全域に亘って、縦，横，一対角方向に
例えばアルミニウムからなる縦配線61, 61…，横配線6
2, 62…，斜め配線16, 16…を設けている。

【００２５】これら各配線が形成された各配線層は、電
気的に分離するために間に絶縁層を形成してある。なお
これら各配線は、図１に示す素子ブロック2a, 2b…を形
成する際の不純物拡散工程において、同時に形成するこ
とができる。また素子ブロック2a, 2b…中にシリコンゲ
ートＭＯＳトランジスタが形成される場合は、そのゲー
ト電極形成工程において多結晶シリコン層と同時に形成
することもできる。

【００２６】縦配線61, 61…，横配線62, 62…及び斜め
配線16, 16…は図２(b) に示すように、縦配線61, 61…
及び横配線62, 62…にて形成される格子枠の中心部にお
いて距離αだけ分断されている。この距離αは配線間の
ショートを防止することを考慮した設計基準上の最短距
離である。接続する必要がない場合はこの分断部をその
ままにしておき、接続する必要がある場合はこの分断部
をフォーカスイオンビームにて図２(c) に示す如く斜め
配線16同士を蒸着，接続し、接続部17とする。距離αが
フォーカスイオンビームの径より小さい場合は、この分
断部の１箇所に穴開けを行って蒸着すれば斜め配線16同
士を接続することができる。

【００２７】この接続方法は、次に挙げる３方法が考え
られる。第１は、接続されるべき分断部を有する層（以
下分断部層という）より上側の層をフォーカスイオンビ
ームでカットして穴を開け、この部分をフォーカスイオ
ンビームで蒸着することにより接続する方法である。第
２は分断部の上層にエッチング用膜を蒸着し、電子ビー
ムにより分断部層まで穴を開け、この部分をフォーカス
イオンビームで蒸着することにより接続する方法であ
る。以上２方法は分断部層が最上層でない場合である
が、分断部層が最上層である場合は、フォーカスイオン
ビームにより、分断部を直接接続する。

【００２８】上述のように本発明方法では、マスクを必
要としないフォーカスイオンビームの直接描画で分断部
を接続するだけで配線接続を行うことができ、しかも各
配線パターンに容易に対応することが可能である。また
接続する可能性がある配線を、回路を構成する素子ブロ
ックの形成時に予め形成しておくので、前述の実施例と
同様、マスク工程数の増加によるコストの増大を招来す
ることはない。

【００２９】また本実施例では斜め配線16, 16…を１対
角線方向にのみ形成しているが、両対角線方向に形成す
ることにより、さらに高密度化を実現することが可能で
ある。なお、以上は縦配線，横配線及び斜め配線の全て
を、分断された配線として形成する場合を示している
が、斜め配線のみをこの分断部を有する配線としてもよ
い。

【００３０】図３は、図10に示す如く端子が配設された
配線領域７において、端子14a と端子14b とを接続し、
さらに端子15a と端子15b とを接続した状態を示す模式
的平面図であり、斜め配線のみに本発明方法を適用した
場合を示す。図３では素子ブロック2a, 2b間において配
線格子６の横線が４本であり、端子14a と端子15a との
間には配線格子６の縦線が２本である場合を示してい
る。

【００３１】この配線接続方法について説明する。まず
素子ブロック2a, 2bを形成する際の不純物拡散工程にお
いて、同層に一定間隔で分断された斜め配線16を最下層
に形成する。その上に絶縁層（図示せず）を形成した
後、マスクを使用したフォトリソグラフィーにより所要
の位置に横配線52を形成する。その上にさらに絶縁層
（図示せず）を形成した後、マスクを使用したフォトリ
ソグラフィーにより所要の位置に縦配線51, 53, 54, 55
を同層に形成する。そして縦配線51と横配線52との接続
及び横配線52と縦配線53との接続はスルーホール13，13
により行う。このように端子14a と端子14b とは、従来
と同様に縦配線51, 横配線52及び縦配線53により接続す
る。

【００３２】一方、端子15a と端子15b とは、本発明方
法を使用して接続する。即ち、端子15b より１枠分だけ
形成した縦配線54と、その点で交叉する斜め配線16とを
スルーホール13により接続する。そしてこの斜め配線16
は、端子15a が位置する配線格子６の縦線までの間にお
いて分断部をフォーカスイオンビームにて蒸着，接続
し、接続部17とする。そして端子15a が位置する配線格
子６の縦線上に端子15aより１枠分形成した縦配線55と
斜め配線16との交叉点はスルーホール13により接続す
る。

【００３３】このように本発明方法を使用した場合、接
続する端子数が格子配線６の横線数に限定される許容数
を超過しても、斜め配線16，16…を使用することにより
その接続は可能であり、従来より高密度化を図ることが
できる。なお斜め配線，横配線及び縦配線の形成順序は
上述の順序に限るものではない。

【００３４】図４はＳＯＧ（Ｓea Ｏf Ｇate)のライブ
ラリセルを示す模式的平面図であり、図４(a) は従来方
法による場合を示し、図４(b) は本発明方法による場合
を示す。基板（図示せず）にN-well層22及びP-well層23
が形成されており、その間は酸化膜24が形成されてい
る。そしてN-well層22，P-well層23夫々から酸化膜24へ
かけてPoly Silicon層20，20を形成してあり、Poly Sil
icon層20，20間は距離αだけ隔ててある。さらにN-well
層22上のPoly Silicon層20の端部上にアルミニウムから
なるＶＤＤ配線18が形成されており、同様にP-well層23
上のPoly Silicon層20の端部上にアルミニウムからなる
ＧＮＤ配線19が形成されている。

【００３５】これらPoly Silicon層20，20を接続するこ
とにより、ＶＤＤ配線18と、ＧＮＤ配線19とを接続する
場合、従来方法ではスルーホールにより接続するためPo
ly Silicon層20より幅が広いコンタクト部を形成する必
要があった。しかし本発明方法では、イオンビームによ
る蒸着により接続を行うので、このコンタクト部を形成
する必要がなく、所要面積を縮小することが可能とな
り、高密度化が図れる。以上のように本発明方法は、セ
ルベース方式採用のＬＳＩ，マスタースライス方式採用
のメモリ，マイクロプロセッサ等、あらゆる半導体集積
回路に適用可能である。

【００３６】次に本発明方法を適用した回路例について
説明する。図５は、遅延回路に本発明方法を適用した場
合を示す回路図である。論理回路Ｌへ入力されるクロッ
ク信号φ₁ ，φ₂ のうち、クロック信号φ₂ の伝送経路
途中を以下のような構成とする。インバータ回路Ｉ₁ と
インバータ回路Ｉ₂ との間に、何も回路を有しない配線
27，ＲＣ遅延回路ＲＣ₁ ，ＲＣ遅延回路ＲＣ₂ ，…を並
列に形成しておく。ＲＣ遅延回路ＲＣ₁ は抵抗Ｒ₁ の出
力側に、他方が接地されたコンデンサＣ₁ を接続したも
のである。同様にＲＣ遅延回路ＲＣ₂ は値の異なる抵抗
Ｒ₂ の出力側に、他方が接地されたコンデンサＣ₂ を接
続したものである。そして配線27，ＲＣ遅延回路ＲＣ₁
及びＲＣ遅延回路ＲＣ₂ の各出力側，入力側には前述の
ような分断部を夫々形成しておく。

【００３７】このような状態のものを製造した後、必要
な回路の出力側，入力側の分断部を前述の如きフォーカ
スイオンビームにて蒸着，接続すれば所要の集積回路を
容易に造り分けることができる。なお上述のＲＣ遅延回
路に加えて２段のインバータ回路等の回路を並列に形成
しておけば、さらに多様な集積回路に造り分けることが
可能である。

【００３８】図６は、本発明方法を使用することにより
駆動能力を変更することが可能な回路例を示す回路図で
ある。同一電流値(10mA)のバッファ回路Ｂ₁ ，Ｂ₂ ，Ｂ
₃ を並列に形成しておき、前述の場合と同様、各出力
側，入力側には分断部を夫々形成しておく。そしてこれ
らバッファ回路Ｂ₁ ，Ｂ₂ ，Ｂ₃ の出力側，入力側の分
断部を必要に応じて必要な数だけフォーカスイオンビー
ムにて蒸着，接続すれば後続の回路Ｔ₂ の駆動能力を容
易に変更することができる。

【００３９】図７は、本発明方法を使用することにより
論理回路を造り分けることが可能な回路例を示す回路図
である。４つのトランジスタＴ₃ ，Ｔ₄ ，Ｔ₅ ，Ｔ
₆ を、トランジスタＴ₃ は電源に接続し、トランジスタ
Ｔ₄ とトランジスタＴ₅ とは接続し、トランジスタＴ₆
は接地した態様で形成しておく。トランジスタＴ₃ ，Ｔ
₅のゲートへは信号Ａが入力され、トランジスタＴ₄ ，
Ｔ₆ のゲートへは信号Ｂが入力されるようになしてあ
る。またトランジスタＴ₄ とトランジスタＴ₅ との接続
部から信号が出力されるようになしてある。そしてトラ
ンジスタＴ₃ とトランジスタＴ₄ との間，トランジスタ
Ｔ₃ とトランジスタＴ₅ との間，電源とトランジスタＴ
₄ との間，トランジスタＴ₄ とトランジスタＴ₆ との
間，トランジスタＴ₅ と接地との間には、前述の如き分
断部を有する配線を形成してある。

【００４０】ここで図７に破線で示す分断部をフォーカ
スイオンビームにて蒸着することにより、トランジスタ
Ｔ₃ とトランジスタＴ₄ とを接続し、トランジスタＴ₅
を接地し、トランジスタＴ₄ とトランジスタＴ₆ とを接
続すると、この回路はＮＯＲ回路とすることができる。
また図７に一点鎖線で示す分断部をフォーカスイオンビ
ームにて蒸着することにより、トランジスタＴ₄ を電源
と接続し、トランジスタＴ₃ とトランジスタＴ ₅ とを接
続し、トランジスタＴ₅ とトランジスタＴ₆ とを接続す
ると、この回路はＮＡＮＤ回路とすることができる。

【００４１】

【発明の効果】以上のように本発明に係る半導体集積回
路における配線接続方法では、マスク不要なフォーカス
イオンビームの直接描画により配線間の接続を行うの
で、配線領域における配線層及び絶縁層を積層した後に
集積回路を造り分けることができ、低コスト化が実現す
る。また作業の簡素化，接続作業時間の短縮及びスルー
プットの向上を図ることが可能である。また接続が予想
される配線に分断部を形成しておき、前述のフォーカス
イオンビームにてこの分断部を選択的に接続することに
より、同一の配線層を形成したものを所要の集積回路に
容易に造り分けることができる。この分断部を設計基準
上の最短距離とすることにより、蒸着接続の確実化，蒸
着処理時間の短縮，及び高密度化を実現することが可能
となる。さらに分断された配線を斜め方向に形成するこ
とにより、上下制約の原因である横配線を使用しなくて
も配線接続することが可能となる。従って上下制約が緩
和され、接続可能な端子数を増加させることができ、高
密度化が図れる等、本発明は優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路における配線接続
方法の実施状態を示す模式図である。

【図２】本発明方法の１過程を示す模式的平面図であ
る。

【図３】本発明方法の他の実施例を示す模式的平面図で
ある。

【図４】本発明方法をＳＯＧのライブラリセルに適用し
た場合を示す模式的平面図である。

【図５】本発明方法を適用した場合を示す回路図であ
る。

【図６】本発明方法を適用した場合を示す回路図であ
る。

【図７】本発明方法を適用した場合を示す回路図であ
る。

【図８】半導体集積回路を示す模式的平面図である。

【図９】半導体集積回路における従来の配線接続方法を
示す模式的平面図である。

【図１０】半導体集積回路における端子の配設状態を示
す模式的平面図である。

【図１１】図３に示す端子を従来方法により接続した状
態を示す模式的平面図である。

【符号の説明】

2a, 2b 素子ブロック 13 スルーホール 14a,14b,15a,15b 端子 16，25 斜め配線 17 接続部 26a 横配線 26b, 26c 縦配線 Ｔ₁ 素子

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/768 H01L 21/3205 H01L 21/82 H01L 21/822 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の半導体素子が集積された素子ブロ
   ック間，又は素子ブロック内に配線層を積層して接続す
   る方法において、設計基準における最短距離の分断部を
   有する配線層を形成し、該配線層の上に絶縁層を形成し
   た後、前記分断部を隔てて対向する各配線層に対応する
   絶縁層にエネルギービームにて各配線層に達する穴を穿
   設し、各穴内及び穴間に亘ってイオンビームにて導電材
   料を蒸着し、前記配線の分断部を接続して所要の半導体
   素子間を選択的に接続することを特徴とする半導体集積
   回路における配線接続方法。
2. 【請求項２】 最短距離の分断部を有する縦，横又は斜
   め方向の配線が形成してある各配線層を積層しておくこ
   とを特徴とする請求項１記載の半導体集積回路における
   配線接続方法。