JPH0661442A - プログラマブル・ゲート・アレー及びその製造方法 - Google Patents
プログラマブル・ゲート・アレー及びその製造方法Info
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- JPH0661442A JPH0661442A JP3262339A JP26233991A JPH0661442A JP H0661442 A JPH0661442 A JP H0661442A JP 3262339 A JP3262339 A JP 3262339A JP 26233991 A JP26233991 A JP 26233991A JP H0661442 A JPH0661442 A JP H0661442A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【目的】 集積回路の基板表面をより効果的に利用した
フィールド・プログラマブル・ゲート・アレーを提供す
る。 【構成】 半導体層の面に回路（１２）を形成する。前
記回路（１２）は複数の入力接点（２２）及び出力接点
（２４）を備えている。前記回路（１２）から垂直方向
に転置した層に少なくとも一つのアンチ・ヒューズ（１
４）を形成する。前記アンチ・ヒューズ（１４）は前記
入力接点（２２）及び出力接点（２４）のうちの一定の
ものを一緒に接続するように動作可能である。
フィールド・プログラマブル・ゲート・アレーを提供す
る。 【構成】 半導体層の面に回路（１２）を形成する。前
記回路（１２）は複数の入力接点（２２）及び出力接点
（２４）を備えている。前記回路（１２）から垂直方向
に転置した層に少なくとも一つのアンチ・ヒューズ（１
４）を形成する。前記アンチ・ヒューズ（１４）は前記
入力接点（２２）及び出力接点（２４）のうちの一定の
ものを一緒に接続するように動作可能である。
Description
【０００１】
【産業上の利用分野】本発明は、概要的にプログラマブ
ル回路、特にプログラマブル・ゲート・アレー及びその
製造方法に関する。
ル回路、特にプログラマブル・ゲート・アレー及びその
製造方法に関する。
【０００２】
【従来の技術】プログラマブル・ゲート・アレー（ＦＰ
ＧＡ）は、２つの主要素、即ちユニバーサル・ロジック
・モジュールのアレーと、対応するアンチ・ヒューズの
アレーとからなる集積回路である。ユニバーサル・ロジ
ック・モジュールは多数の機能デバイス、例えばダイオ
ード、トランジスタ、抵抗等から作られている。また、
これらの機能デバイスは、多数のディジタル・ロジック
・デバイス、例えばＮＡＮＤゲート、ＡＮＤゲート及び
ＯＲゲートを構築するように相互接続されている。これ
らのロジック・デバイスの多数の入出力は、これらに存
在するユニバーサル・ロジック・モジュールの入出力と
なる。ユニバーサル・ロジック・モジュールの入出力
は、アンチ・ヒューズ・アレーに接続されることによ
り、アレーにおけるユニバーサル・ロジック・モジュー
ルの入出力の種々の組合わせが構築可能にされている。
ＧＡ）は、２つの主要素、即ちユニバーサル・ロジック
・モジュールのアレーと、対応するアンチ・ヒューズの
アレーとからなる集積回路である。ユニバーサル・ロジ
ック・モジュールは多数の機能デバイス、例えばダイオ
ード、トランジスタ、抵抗等から作られている。また、
これらの機能デバイスは、多数のディジタル・ロジック
・デバイス、例えばＮＡＮＤゲート、ＡＮＤゲート及び
ＯＲゲートを構築するように相互接続されている。これ
らのロジック・デバイスの多数の入出力は、これらに存
在するユニバーサル・ロジック・モジュールの入出力と
なる。ユニバーサル・ロジック・モジュールの入出力
は、アンチ・ヒューズ・アレーに接続されることによ
り、アレーにおけるユニバーサル・ロジック・モジュー
ルの入出力の種々の組合わせが構築可能にされている。
【０００３】アンチ・ヒューズは本質的に上部電極及び
下部電極と共に、それらの間に薄い誘電体又はアモルフ
ォス・シリコンの層を備えている。例えば、第１の電極
は論理モジュールから選択された１入出力に接続され、
第２の電極は選択された第２のユニバーサル・ロジック
・モジュールの同じような入出力に接続されている。選
択された２入出力端子間の接続は、この接続がプログラ
ムされるまで開放されている。この接続は、アンチ・ヒ
ューズの電極のうちの一つを接地する間に、他方に電圧
を印加することによりプログラムされる。その結果の電
流は、これらの間のアンチ・ヒューズ物質を短絡させて
所望の接続が作られる。
下部電極と共に、それらの間に薄い誘電体又はアモルフ
ォス・シリコンの層を備えている。例えば、第１の電極
は論理モジュールから選択された１入出力に接続され、
第２の電極は選択された第２のユニバーサル・ロジック
・モジュールの同じような入出力に接続されている。選
択された２入出力端子間の接続は、この接続がプログラ
ムされるまで開放されている。この接続は、アンチ・ヒ
ューズの電極のうちの一つを接地する間に、他方に電圧
を印加することによりプログラムされる。その結果の電
流は、これらの間のアンチ・ヒューズ物質を短絡させて
所望の接続が作られる。
【０００４】
【発明が解決しようとする課題】現在入手可能なフィー
ルド・プログラマブル・ゲート・アレーでは、アンチ・
ヒューズが基板の個別的な表面領域に隣接するアレーと
して形成されている。アンチ・ヒューズを形成する隣接
の表面領域は、ユニバーサル・ロジック・モジュールを
形成している基板の表面領域から横方向へ転置されてい
る。この構成は基板上の領域を消費するものであり、こ
の基板をもっとうまく利用して付加的なユニバーサル・
ロジック・モジュールを形成することにより、ゲート・
アレーの能力が改善可能である。これに代わるものにお
いて、集積回路の総合的な大きさは基板の表面領域に対
する要求を減少させることができるのであれば、大幅に
減少させることも可能である。従って、現在のプログラ
マブル・ゲート・アレーは小型化及び機能的な能力の増
大についての柔軟性を制限するものであった。更に、ユ
ニバーサル・ロジック・モジュールに対して横方向に形
成されたアンチ・ヒューズ・アレーと共に、アンチ・ヒ
ューズ・アレーにロジック・モジュールを接続する導体
は、かなり長くなければならず、過度の容量及び抵抗に
よる問題を増加させる。
ルド・プログラマブル・ゲート・アレーでは、アンチ・
ヒューズが基板の個別的な表面領域に隣接するアレーと
して形成されている。アンチ・ヒューズを形成する隣接
の表面領域は、ユニバーサル・ロジック・モジュールを
形成している基板の表面領域から横方向へ転置されてい
る。この構成は基板上の領域を消費するものであり、こ
の基板をもっとうまく利用して付加的なユニバーサル・
ロジック・モジュールを形成することにより、ゲート・
アレーの能力が改善可能である。これに代わるものにお
いて、集積回路の総合的な大きさは基板の表面領域に対
する要求を減少させることができるのであれば、大幅に
減少させることも可能である。従って、現在のプログラ
マブル・ゲート・アレーは小型化及び機能的な能力の増
大についての柔軟性を制限するものであった。更に、ユ
ニバーサル・ロジック・モジュールに対して横方向に形
成されたアンチ・ヒューズ・アレーと共に、アンチ・ヒ
ューズ・アレーにロジック・モジュールを接続する導体
は、かなり長くなければならず、過度の容量及び抵抗に
よる問題を増加させる。
【０００５】従って、集積回路の基板表面をもっと効率
的に利用させる改良フィールド・プログラマブル・ゲー
ト・アレーに対する要求が起こっていた。
的に利用させる改良フィールド・プログラマブル・ゲー
ト・アレーに対する要求が起こっていた。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
接触点を有する半導体層の表面に回路が形成される。少
なくとも一つのアンチ・ヒューズが前記回路から垂直方
向に転置されて形成される。アンチ・ヒューズは接触点
のうちの一定のものを接続するように動作が可能であ
る。
接触点を有する半導体層の表面に回路が形成される。少
なくとも一つのアンチ・ヒューズが前記回路から垂直方
向に転置されて形成される。アンチ・ヒューズは接触点
のうちの一定のものを接続するように動作が可能であ
る。
【０００７】本発明の好ましい実施例では、プログラマ
ブル・ロジック・アレーが多層集積回路として備えられ
る。半導体層の表面にはユニバーサル・ロジック・モジ
ュールのアレーが形成されると共に、各ユニバーサル・
ロジック・モジュールが少なくとも一つの入出力接点を
有する。アンチ・ヒューズ・アレーが半導体の表面から
垂直方向に間隔を置く層に形成される。前記アンチ・ヒ
ューズ・アレーを形成するアンチ・ヒューズは、ユニバ
ーサル・ロジック・モジュール・アレーのうちの一定の
入出力接点を選択的に一緒に接続するように動作可能で
ある。
ブル・ロジック・アレーが多層集積回路として備えられ
る。半導体層の表面にはユニバーサル・ロジック・モジ
ュールのアレーが形成されると共に、各ユニバーサル・
ロジック・モジュールが少なくとも一つの入出力接点を
有する。アンチ・ヒューズ・アレーが半導体の表面から
垂直方向に間隔を置く層に形成される。前記アンチ・ヒ
ューズ・アレーを形成するアンチ・ヒューズは、ユニバ
ーサル・ロジック・モジュール・アレーのうちの一定の
入出力接点を選択的に一緒に接続するように動作可能で
ある。
【０００８】本発明は従来技術に対して明確な効果を有
する。ユニバーサル・ロジック・モジュール上のアンチ
・ヒューズを垂直方向にオフセットすることにより、半
導体基板上に占める間隔量をかなり減少させる。ここで
は、従来技術のプログラマブル・ロジック・アレーに通
常必要とされる基板上の領域を付加的な機能デバイスに
用いることができる。これに代わって、アンチ・ヒュー
ズ・アレーを垂直方向にオフセットすることにより節約
された量の面積だけ、基板の総合的な大きさを減少する
ことができる。
する。ユニバーサル・ロジック・モジュール上のアンチ
・ヒューズを垂直方向にオフセットすることにより、半
導体基板上に占める間隔量をかなり減少させる。ここで
は、従来技術のプログラマブル・ロジック・アレーに通
常必要とされる基板上の領域を付加的な機能デバイスに
用いることができる。これに代わって、アンチ・ヒュー
ズ・アレーを垂直方向にオフセットすることにより節約
された量の面積だけ、基板の総合的な大きさを減少する
ことができる。
【０００９】本発明の他の特徴及びこれらの効果は、図
に関連させて行なう以下の詳細な説明を参照すれば、理
解されるであろう。
に関連させて行なう以下の詳細な説明を参照すれば、理
解されるであろう。
【００１０】
【実施例】図１を参照すると、ユニバーサル・ロジック
・モジュール１２及びアンチ・ヒューズ１４のアレーを
含むフィールド・プログラマブル・ゲート・アレー（Ｆ
ＰＧＡ）１０の小さな部分が示されている。アンチ・ヒ
ューズ１４のアレーはユニバーサル・ロジック・モジュ
ール１２から横方向にオフセットされたフィールド・プ
ログラマブル・ゲート・アレー１０の表面上の領域に形
成される。一対のＮＯＲゲート１６及びパス・トランジ
スタ１８は、当該技術分野において知られているよう
に、ユニバーサル・ロジック・モジュール１２を有する
典型的なロジック・デバイスとして示されている。実際
において、ユニバーサル・ロジック・モジュール１２
は、ＮＡＮＤゲート、ＯＲゲート等も含むことができる
多数のデバイスにより形成されてもよい。導体２０はユ
ニバーサル・ロジック・モジュール１２において種々の
ロジック・デバイス間のモジュール間接続をなす。ユニ
バーサル・ロジック・モジュール１２の入力接点２２及
び出力接点２４は、導体２６及び２８に接続されてい
る。導体２６及び２８が交差する所には、当該技術分野
において知られているように、導体２６及び２８の交差
面間にアンチ・ヒューズ物質を挟み込みすることによ
り、アンチ・ヒューズ１４が形成される。
・モジュール１２及びアンチ・ヒューズ１４のアレーを
含むフィールド・プログラマブル・ゲート・アレー（Ｆ
ＰＧＡ）１０の小さな部分が示されている。アンチ・ヒ
ューズ１４のアレーはユニバーサル・ロジック・モジュ
ール１２から横方向にオフセットされたフィールド・プ
ログラマブル・ゲート・アレー１０の表面上の領域に形
成される。一対のＮＯＲゲート１６及びパス・トランジ
スタ１８は、当該技術分野において知られているよう
に、ユニバーサル・ロジック・モジュール１２を有する
典型的なロジック・デバイスとして示されている。実際
において、ユニバーサル・ロジック・モジュール１２
は、ＮＡＮＤゲート、ＯＲゲート等も含むことができる
多数のデバイスにより形成されてもよい。導体２０はユ
ニバーサル・ロジック・モジュール１２において種々の
ロジック・デバイス間のモジュール間接続をなす。ユニ
バーサル・ロジック・モジュール１２の入力接点２２及
び出力接点２４は、導体２６及び２８に接続されてい
る。導体２６及び２８が交差する所には、当該技術分野
において知られているように、導体２６及び２８の交差
面間にアンチ・ヒューズ物質を挟み込みすることによ
り、アンチ・ヒューズ１４が形成される。
【００１１】図２は本発明によるフィールド・プログラ
マブル・ゲート・アレー１０の小さな部分を示す。本発
明では、ユニバーサル・ロジック・モジュール１２が第
１のレベルに形成され、一方、アンチ・ヒューズ１４の
アレーがユニバーサル・ロジック・モジュール１２から
垂直方向にオフセットされ、これによってフィールド・
プログラマブル・ゲート・アレー１０の表面上のかなり
のスペースが節約される。導体２６及び２８はフィール
ド・プログラマブル・ゲート・アレー１０の表面上を通
って入力接点２２及び出力接点２４に結合することもな
くなる。その代わりに、レベル間相互接続２７及び２９
を形成して所望の接続を作り出す。
マブル・ゲート・アレー１０の小さな部分を示す。本発
明では、ユニバーサル・ロジック・モジュール１２が第
１のレベルに形成され、一方、アンチ・ヒューズ１４の
アレーがユニバーサル・ロジック・モジュール１２から
垂直方向にオフセットされ、これによってフィールド・
プログラマブル・ゲート・アレー１０の表面上のかなり
のスペースが節約される。導体２６及び２８はフィール
ド・プログラマブル・ゲート・アレー１０の表面上を通
って入力接点２２及び出力接点２４に結合することもな
くなる。その代わりに、レベル間相互接続２７及び２９
を形成して所望の接続を作り出す。
【００１２】ここで、本発明によるフィールド・プログ
ラマブル・ゲート・アレー１０の製作を詳細に説明しよ
う。
ラマブル・ゲート・アレー１０の製作を詳細に説明しよ
う。
【００１３】図３はフィールド・プログラマブル・ゲー
ト・アレー１０の小さな断面を示す。Ｐ＋基板３４の表
面に形成された一対のＮＭＯＳトランジスタ３０及びＰ
ＭＯＳトランジスタ３２を示す。ＮＭＯＳトランジスタ
３０及びＰＭＯＳトランジスタ３２は典型的に多数の機
能デバイスのものであり、更にこれらの機能デバイスが
ユニバーサル・ロジック・モジュール１２をなすロジッ
ク・デバイス（例えばＮＯＲゲート１６）を形成してい
る。機能デバイスはトランジスタのみに必ずしも限定さ
れず、ダイオード等も含めてもよい。ＮＭＯＳトランジ
スタ３０はＰ−井戸３６に通常の方法により形成され
る。各ＮＭＯＳトランジスタ３０は、ゲート４２により
制御されるチャネル４０によって間隔を置く一対のソー
ス／ドレイン領域３８を備えている。ＰＭＯＳトランジ
スタ３２はＮ−井戸４４に通常の方法より形成されてい
る。ＰＭＯＳトランジスタ３２は、ゲート５０により制
御されるチャネル４８によって間隔を置く一対のＰ＋ソ
ース／ドレイン領域４６を備えている。各ゲート４２及
び５０の縁に沿って側壁酸化物５２を形成することによ
り、次に形成される導体を絶縁するものとなる。ＮＭＯ
Ｓトランジスタ３０及びＰＭＯＳトランジスタ３２は、
これも通常の手段により形成されたフィールド酸化領域
５４により相互に絶縁される。
ト・アレー１０の小さな断面を示す。Ｐ＋基板３４の表
面に形成された一対のＮＭＯＳトランジスタ３０及びＰ
ＭＯＳトランジスタ３２を示す。ＮＭＯＳトランジスタ
３０及びＰＭＯＳトランジスタ３２は典型的に多数の機
能デバイスのものであり、更にこれらの機能デバイスが
ユニバーサル・ロジック・モジュール１２をなすロジッ
ク・デバイス（例えばＮＯＲゲート１６）を形成してい
る。機能デバイスはトランジスタのみに必ずしも限定さ
れず、ダイオード等も含めてもよい。ＮＭＯＳトランジ
スタ３０はＰ−井戸３６に通常の方法により形成され
る。各ＮＭＯＳトランジスタ３０は、ゲート４２により
制御されるチャネル４０によって間隔を置く一対のソー
ス／ドレイン領域３８を備えている。ＰＭＯＳトランジ
スタ３２はＮ−井戸４４に通常の方法より形成されてい
る。ＰＭＯＳトランジスタ３２は、ゲート５０により制
御されるチャネル４８によって間隔を置く一対のＰ＋ソ
ース／ドレイン領域４６を備えている。各ゲート４２及
び５０の縁に沿って側壁酸化物５２を形成することによ
り、次に形成される導体を絶縁するものとなる。ＮＭＯ
Ｓトランジスタ３０及びＰＭＯＳトランジスタ３２は、
これも通常の手段により形成されたフィールド酸化領域
５４により相互に絶縁される。
【００１４】図４には、層間絶縁層５６を堆積し、パタ
ーン化し、かつエッチングされた。層間絶縁層５６は、
例えば、酸化物、酸化物／窒化物、又は酸化物／窒化物
／酸化物であってもよい。層間絶縁層５６のパターン化
及びエッチングに続き、工作物の表面上に多結晶シリコ
ン５８を形成する。
ーン化し、かつエッチングされた。層間絶縁層５６は、
例えば、酸化物、酸化物／窒化物、又は酸化物／窒化物
／酸化物であってもよい。層間絶縁層５６のパターン化
及びエッチングに続き、工作物の表面上に多結晶シリコ
ン５８を形成する。
【００１５】次に図５において、ＰＭＯＳトランジスタ
３２に重畳する多結晶シリコン５８の部分をフォトレジ
スト層６０によりマスクした。ソース／ドレイン領域３
８との適正な電気的接続が得られるように、ヒ素又は燐
の注入を行ない、多結晶シリコン５８の露光部分をｎ型
導体に変換する。
３２に重畳する多結晶シリコン５８の部分をフォトレジ
スト層６０によりマスクした。ソース／ドレイン領域３
８との適正な電気的接続が得られるように、ヒ素又は燐
の注入を行ない、多結晶シリコン５８の露光部分をｎ型
導体に変換する。
【００１６】図６において、図５に示した注入処理と同
様の第２の注入処理を行なう。この場合に、ＮＭＯＳト
ランジスタ３０に重畳する多結晶シリコン５８の領域
は、フォトレジスト層６２によりマスクされる。ＰＭＯ
Ｓトランジスタ３２に重畳する多結晶シリコン５８の部
分を露光して、ボロンの注入を行なう。この注入中に、
多結晶シリコン５８の露光部分をｐ型導体に変換して、
ｐ＋ソース／ドレイン領域４６との適正な電気的接続を
得る。
様の第２の注入処理を行なう。この場合に、ＮＭＯＳト
ランジスタ３０に重畳する多結晶シリコン５８の領域
は、フォトレジスト層６２によりマスクされる。ＰＭＯ
Ｓトランジスタ３２に重畳する多結晶シリコン５８の部
分を露光して、ボロンの注入を行なう。この注入中に、
多結晶シリコン５８の露光部分をｐ型導体に変換して、
ｐ＋ソース／ドレイン領域４６との適正な電気的接続を
得る。
【００１７】図７において、多結晶シリコン５８のｎ型
及びｐ型の部分を電気的に接続するように、工作物上に
ケイ化物層６４を形成する。ケイ化物層６４は、例えば
ケイ化チタン、ケイ化タングステン、又は当該技術分野
において知られている他のケイ化物でよい。
及びｐ型の部分を電気的に接続するように、工作物上に
ケイ化物層６４を形成する。ケイ化物層６４は、例えば
ケイ化チタン、ケイ化タングステン、又は当該技術分野
において知られている他のケイ化物でよい。
【００１８】図８において、多結晶シリコン５８及びケ
イ化物層６４をパターン化し、かつエッチングしてモジ
ュール間相互接続の導体２０を含む第１の相互接続層を
形成した。
イ化物層６４をパターン化し、かつエッチングしてモジ
ュール間相互接続の導体２０を含む第１の相互接続層を
形成した。
【００１９】次に図９において、工作物上に絶縁層６６
を成長させて堆積させた。好ましくは、絶縁層６６の形
成中に、ソース／ドレイン領域３８及び４６を過熱させ
てこれらに対応する井戸で更に拡散を発生させることが
ないように、絶縁層６６はＴＥＯＳのような低温の酸化
物である。また、続いて形成される層が最小の面不連続
を有するように、絶縁層６６をプレナー化するのが好ま
しい。通常の方法により、絶縁層６６を通って窓６８を
エッチングし、かつ導体層７０を堆積して下の導体層で
ある多結晶シリコン５８との接触を形成させる。導体層
７０は、好ましくは、導電性多結晶シリコン（ポリ・シ
リコン）であるが、金属層又はケイ化物層であってもよ
い。
を成長させて堆積させた。好ましくは、絶縁層６６の形
成中に、ソース／ドレイン領域３８及び４６を過熱させ
てこれらに対応する井戸で更に拡散を発生させることが
ないように、絶縁層６６はＴＥＯＳのような低温の酸化
物である。また、続いて形成される層が最小の面不連続
を有するように、絶縁層６６をプレナー化するのが好ま
しい。通常の方法により、絶縁層６６を通って窓６８を
エッチングし、かつ導体層７０を堆積して下の導体層で
ある多結晶シリコン５８との接触を形成させる。導体層
７０は、好ましくは、導電性多結晶シリコン（ポリ・シ
リコン）であるが、金属層又はケイ化物層であってもよ
い。
【００２０】図１０を参照すると、導体層７０をパター
ン化し、かつエッチングして次の相互接続層を確定させ
る。窓６８を通って導体層の多結晶シリコン５８に接触
する導体層７０の部分は、入力接点２２及び出力接点２
４と、アンチ・ヒューズ１４との間のレベル間相互接続
２７及び２９を設ける他の第１方法を提供することにな
る。以下で更に詳細に説明するように、当該技術分野で
はレベル間接続を作る多数の方法が知られている。本発
明は特定の一つに必ずしも限定されるものではない。
ン化し、かつエッチングして次の相互接続層を確定させ
る。窓６８を通って導体層の多結晶シリコン５８に接触
する導体層７０の部分は、入力接点２２及び出力接点２
４と、アンチ・ヒューズ１４との間のレベル間相互接続
２７及び２９を設ける他の第１方法を提供することにな
る。以下で更に詳細に説明するように、当該技術分野で
はレベル間接続を作る多数の方法が知られている。本発
明は特定の一つに必ずしも限定されるものではない。
【００２１】アンチ・ヒューズ１４を形成する代わり
に、好適とする他の第１製造を図１１Ａに示す。最初
に、工作物の表面上に絶縁層７２を形成する。絶縁層７
２は、例えば１，０００オングストロームと２，０００
オングストロームとの間の厚さに成長又は堆積させた酸
化物層でもよい。次に、絶縁層７２をパターン化し、か
つエッチングをして領域７４ａ及び７４ｂに窓を開け
る。次に、薄い誘電体又はアモルファス・シリコン層で
もよいアンチ・ヒューズ物質層７６を形成し、導体層７
８の形成が続く。導体層７８は多結晶シリコン、金属又
はケイ化物でもよい。パターン化及びエッチングの後
に、導体層７８は導体２８となって図１ａに示すアンチ
・ヒューズ１４用の上部電極となる。次いで、導体層７
８及びアンチ・ヒューズ物質層７６をパターン化し、か
つエッチングして、導体２８と一対の導体２６との２つ
の交点に形成された一対のアンチ・ヒューズ１４を確定
させる。この製造方法は、導体層７８と、窓７４Ａ及び
７４Ｂの領域における下の導体層７０との間の領域の容
量を減少させる一次的な効果がある。容量性領域が減少
すると、アンチ・ヒューズ１４の容量が減少し、従って
プログラミング効率が高くなる。
に、好適とする他の第１製造を図１１Ａに示す。最初
に、工作物の表面上に絶縁層７２を形成する。絶縁層７
２は、例えば１，０００オングストロームと２，０００
オングストロームとの間の厚さに成長又は堆積させた酸
化物層でもよい。次に、絶縁層７２をパターン化し、か
つエッチングをして領域７４ａ及び７４ｂに窓を開け
る。次に、薄い誘電体又はアモルファス・シリコン層で
もよいアンチ・ヒューズ物質層７６を形成し、導体層７
８の形成が続く。導体層７８は多結晶シリコン、金属又
はケイ化物でもよい。パターン化及びエッチングの後
に、導体層７８は導体２８となって図１ａに示すアンチ
・ヒューズ１４用の上部電極となる。次いで、導体層７
８及びアンチ・ヒューズ物質層７６をパターン化し、か
つエッチングして、導体２８と一対の導体２６との２つ
の交点に形成された一対のアンチ・ヒューズ１４を確定
させる。この製造方法は、導体層７８と、窓７４Ａ及び
７４Ｂの領域における下の導体層７０との間の領域の容
量を減少させる一次的な効果がある。容量性領域が減少
すると、アンチ・ヒューズ１４の容量が減少し、従って
プログラミング効率が高くなる。
【００２２】図１１Ｂに、アンチ・ヒューズ１４を形成
する他の方法を示す。この例では、絶縁層７２を形成す
るのではなく、導体層７０のパターン化及びエッチング
後に、アンチ・ヒューズ物質層７６を直接形成する。次
に、工作物の表面に導体層７８を形成する。次いで、導
体層７８及びアンチ・ヒューズ物質層７６をパターン化
し、かつエッチングすることにより、導体２８とアンチ
・ヒューズ１４との境界を定める。この第２の製造オプ
ションは、絶縁層７２の除去が窓領域７４を開ける必要
性もなくすので、セルフ・アライメント状態になるとい
う一次的な効果がある。窓領域７４を開ける必要性をな
くすということは、マスキングの正確なアライメントの
サブステップを含む、窓７４のパターン化及びエッチン
グのステップを必要としないので、製造処理を簡単にす
るものである。
する他の方法を示す。この例では、絶縁層７２を形成す
るのではなく、導体層７０のパターン化及びエッチング
後に、アンチ・ヒューズ物質層７６を直接形成する。次
に、工作物の表面に導体層７８を形成する。次いで、導
体層７８及びアンチ・ヒューズ物質層７６をパターン化
し、かつエッチングすることにより、導体２８とアンチ
・ヒューズ１４との境界を定める。この第２の製造オプ
ションは、絶縁層７２の除去が窓領域７４を開ける必要
性もなくすので、セルフ・アライメント状態になるとい
う一次的な効果がある。窓領域７４を開ける必要性をな
くすということは、マスキングの正確なアライメントの
サブステップを含む、窓７４のパターン化及びエッチン
グのステップを必要としないので、製造処理を簡単にす
るものである。
【００２３】図１２において、当該技術分野において知
られている通常の金属線技術を用いてレベル間相互接続
２７及び２９を形成する。このレベル間相互接続２７及
び２９は、アンチ・ヒューズ１４によりアレーを構成す
るユニバーサル・ロジック・モジュール１２の入力接点
２２及び出力接点２４を接続するための第２の方法を提
供するものである。レベル間相互接続２７及び２９は本
発明において必要とされるレベル間相互接続を提供する
唯一の方法である。他の実施例は前述の直接的なポリ・
シリコン対ポリ・シリコン接続を備えており、他はポリ
・シリコン線及び１レベル金属線のものを形成してい
る。当該技術分野において知られているように、選択さ
れた入力接点２２と出力接点２４との間の直接接続を得
るために金属線を付加的に用いてもよい。例えば、多重
レベル酸化物である絶縁層８４により、レベル間相互接
続２７及び２９を分離する。このステップに続き、本発
明の一次的な効果が達成された。即ち、アンチ・ヒュー
ズ１４をユニバーサル・ロジック・モジュール１２から
垂直方向にオフセットした。アンチ・ヒューズ１４、及
びこれらに関連する相互接続線の導体２６及び２８をス
タックに織り込み、Ｐ＋基板３４の表面のスペースを節
約した。
られている通常の金属線技術を用いてレベル間相互接続
２７及び２９を形成する。このレベル間相互接続２７及
び２９は、アンチ・ヒューズ１４によりアレーを構成す
るユニバーサル・ロジック・モジュール１２の入力接点
２２及び出力接点２４を接続するための第２の方法を提
供するものである。レベル間相互接続２７及び２９は本
発明において必要とされるレベル間相互接続を提供する
唯一の方法である。他の実施例は前述の直接的なポリ・
シリコン対ポリ・シリコン接続を備えており、他はポリ
・シリコン線及び１レベル金属線のものを形成してい
る。当該技術分野において知られているように、選択さ
れた入力接点２２と出力接点２４との間の直接接続を得
るために金属線を付加的に用いてもよい。例えば、多重
レベル酸化物である絶縁層８４により、レベル間相互接
続２７及び２９を分離する。このステップに続き、本発
明の一次的な効果が達成された。即ち、アンチ・ヒュー
ズ１４をユニバーサル・ロジック・モジュール１２から
垂直方向にオフセットした。アンチ・ヒューズ１４、及
びこれらに関連する相互接続線の導体２６及び２８をス
タックに織り込み、Ｐ＋基板３４の表面のスペースを節
約した。
【００２４】多数の導体２６及び２８間の関係を説明し
ている図１３を参照すると、本発明において選択したヒ
ューズのプログラミングが最も良く説明される。明確に
するために、図１２は垂直方向に行列を形成する導体２
６及び２８を示しているが、本発明はこのような構成に
限定される必要はない。プログラマは、選択したアンチ
・ヒューズ１４をプログラムするために、導体２６か、
又はアンチ・ヒューズ１４に対応する導体２８かを接地
する。次いで、接地していないアンチ・ヒューズ１４に
接続された導体２６又は２８に電圧を印加する。選択し
たアンチ・ヒューズ１４に対応するアンチ・ヒューズ物
質層７６に電圧差を発生させると、アンチ・ヒューズ物
質層７６を通る短絡を発生させ、これによって当該点に
接続をプログラミングする。
ている図１３を参照すると、本発明において選択したヒ
ューズのプログラミングが最も良く説明される。明確に
するために、図１２は垂直方向に行列を形成する導体２
６及び２８を示しているが、本発明はこのような構成に
限定される必要はない。プログラマは、選択したアンチ
・ヒューズ１４をプログラムするために、導体２６か、
又はアンチ・ヒューズ１４に対応する導体２８かを接地
する。次いで、接地していないアンチ・ヒューズ１４に
接続された導体２６又は２８に電圧を印加する。選択し
たアンチ・ヒューズ１４に対応するアンチ・ヒューズ物
質層７６に電圧差を発生させると、アンチ・ヒューズ物
質層７６を通る短絡を発生させ、これによって当該点に
接続をプログラミングする。
【００２５】従って、本発明は、プログラミングに必要
とするアンチ・ヒューズ１４が別個の表面領域上で横方
向に転置されるというよりも、下にユニバーサル・ロジ
ック・モジュール１２から垂直方向に転置されるフィー
ルド・プログラマブル・ゲート・アレーを提供するもの
である。
とするアンチ・ヒューズ１４が別個の表面領域上で横方
向に転置されるというよりも、下にユニバーサル・ロジ
ック・モジュール１２から垂直方向に転置されるフィー
ルド・プログラマブル・ゲート・アレーを提供するもの
である。
【００２６】
【発明の効果】これは、フィールド・プログラマブル・
ゲート・アレーを製造するために必要とする半導体の表
面積を減少させるものである。また、表面領域が減少す
ると、チップ寸法を減少させる顕著な効果が得られる。
他の実施例では、与えられた半導体の表面領域に更に多
くのユニバーサル・ロジック・モジュールを作ることが
できるので、フィールド・プログラマブル・ゲート・ア
レーの機能的な能力を増加させることができる。
ゲート・アレーを製造するために必要とする半導体の表
面積を減少させるものである。また、表面領域が減少す
ると、チップ寸法を減少させる顕著な効果が得られる。
他の実施例では、与えられた半導体の表面領域に更に多
くのユニバーサル・ロジック・モジュールを作ることが
できるので、フィールド・プログラマブル・ゲート・ア
レーの機能的な能力を増加させることができる。
【００２７】本発明を詳細に説明したが、付記する請求
の範囲に定めた本発明の範囲及び精神から逸脱すること
なく、種々の変更、置換及び交換が可能なことを理解す
べきである。
の範囲に定めた本発明の範囲及び精神から逸脱すること
なく、種々の変更、置換及び交換が可能なことを理解す
べきである。
【００２８】以上の説明に関して更に次の項を回示す
る。 (1) 半導体層の表面に形成された回路を備え、前記回
路は複数の接触点と、前記回路から垂直方向に転置され
た層に形成されると共に、前記接触点のうちの一定のも
のを選択的に一緒に接続するように動作可能な少なくと
も一つのアンチ・ヒューズとを含むプログラマブル集積
回路。
る。 (1) 半導体層の表面に形成された回路を備え、前記回
路は複数の接触点と、前記回路から垂直方向に転置され
た層に形成されると共に、前記接触点のうちの一定のも
のを選択的に一緒に接続するように動作可能な少なくと
も一つのアンチ・ヒューズとを含むプログラマブル集積
回路。
【００２９】(2) 前記回路は複数の機能デバイスを備
えている第１項記載のプログラマブル集積回路。
えている第１項記載のプログラマブル集積回路。
【００３０】(3) 前記機能デバイスはトランジスタを
含む第２項記載のプログラマブル集積回路。
含む第２項記載のプログラマブル集積回路。
【００３１】(4) 前記機能デバイスは複数のディジタ
ル・ロジック・デバイスを形成するように相互接続され
ている第２項記載のプログラマブル集積回路。
ル・ロジック・デバイスを形成するように相互接続され
ている第２項記載のプログラマブル集積回路。
【００３２】(5) 前記回路は少なくとも一つのユニバ
ーサル・ロジック・モジュールを備えている第１項記載
のプログラマブル集積回路。
ーサル・ロジック・モジュールを備えている第１項記載
のプログラマブル集積回路。
【００３３】(6) 前記アンチ・ヒューズは、第１の電
極と、第２の電極と、前記第１の電極と前記第２の電極
との間に配置された当該アンチ・ヒューズ材の層とを備
えている第１項記載のプログラマブル集積回路。
極と、第２の電極と、前記第１の電極と前記第２の電極
との間に配置された当該アンチ・ヒューズ材の層とを備
えている第１項記載のプログラマブル集積回路。
【００３４】(7) 多層集積回路として形成されたプロ
グラマブル・ロジック・アレーであって、半導体層の表
面に形成されると共に、少なくとも一つの入出力接点を
有するユニバーサル・ロジック・モジュールのアレー
と、前記半導体層の表面から垂直方向に間隔を置いた層
に形成されると共に、前記ユニバーサル・ロジック・モ
ジュールの前記アレーの前記入出力接点のうちの一定の
ものを選択的に一緒に接続するように動作可能なアンチ
・ヒューズのアレーとを備えているプログラマブル・ロ
ジック・アレー。
グラマブル・ロジック・アレーであって、半導体層の表
面に形成されると共に、少なくとも一つの入出力接点を
有するユニバーサル・ロジック・モジュールのアレー
と、前記半導体層の表面から垂直方向に間隔を置いた層
に形成されると共に、前記ユニバーサル・ロジック・モ
ジュールの前記アレーの前記入出力接点のうちの一定の
ものを選択的に一緒に接続するように動作可能なアンチ
・ヒューズのアレーとを備えているプログラマブル・ロ
ジック・アレー。
【００３５】(8) 前記各ユニバーサル・ロジック・モ
ジュールは、前記半導体層の前記表面に形成された複数
の機能デバイスと、前記表面に隣接して形成されると共
に、前記機能デバイスを相互接続して複数のロジック・
デバイスを形成する複数の導体と、少なくとも一つの入
出力接点とを備えている第５項記載のプログラマブル・
ロジック・アレー。
ジュールは、前記半導体層の前記表面に形成された複数
の機能デバイスと、前記表面に隣接して形成されると共
に、前記機能デバイスを相互接続して複数のロジック・
デバイスを形成する複数の導体と、少なくとも一つの入
出力接点とを備えている第５項記載のプログラマブル・
ロジック・アレー。
【００３６】(9) 前記各アンチ・ヒューズは上面を有
する第１の電極と、前記第１の電極の前記上面に隣接し
て形成されたアンチ・ヒューズ材の層と、前記アンチ・
ヒューズの前記層に隣接して形成された下面を有する第
２の電極とを備えている第８項記載のプログラマブル・
ロジック・アレー。
する第１の電極と、前記第１の電極の前記上面に隣接し
て形成されたアンチ・ヒューズ材の層と、前記アンチ・
ヒューズの前記層に隣接して形成された下面を有する第
２の電極とを備えている第８項記載のプログラマブル・
ロジック・アレー。
【００３７】(10) 前記第１の電極は第１の細長い導体
の部分により形成され、前記第２の電極は前記第１の細
長い導体に対してある角度で形成された第２の細長い導
体の部分により形成され、前記アンチ・ヒューズ材は前
記第１の細長い導体と第２の細長い導体との間の交差点
に配置されている第９項記載のプログラマブル・ロジッ
ク・アレー。
の部分により形成され、前記第２の電極は前記第１の細
長い導体に対してある角度で形成された第２の細長い導
体の部分により形成され、前記アンチ・ヒューズ材は前
記第１の細長い導体と第２の細長い導体との間の交差点
に配置されている第９項記載のプログラマブル・ロジッ
ク・アレー。
【００３８】(11) 前記アンチ・ヒューズ材の層は薄い
誘電体の層を備えている第９項記載のプログラマブル・
ロジック・アレー。
誘電体の層を備えている第９項記載のプログラマブル・
ロジック・アレー。
【００３９】(12) 前記アンチ・ヒューズ材の層はアモ
ルフォス・シリコンの層を備えている第９項記載のプロ
グラマブル・ロジック・アレー。
ルフォス・シリコンの層を備えている第９項記載のプロ
グラマブル・ロジック・アレー。
【００４０】(13) 半導体層の表面に形成されると共
に、複数の入出力接点を有する複数のデバイスと、前記
表面に隣接して形成され、かつ前記入出力接点のうちの
選択されたものを相互接続する複数の導体と、前記半導
体層の前記表面から垂直方向に転置されて形成された複
数の第１の細長い導体と、前記半導体層の前記表面から
垂直方向に転置されて形成されると共に、複数の前記第
１の細長い導体に対してある角度で配置された複数の第
２の細長い導体と、第１及び第２の細長い導体の交点に
配置されたアンチ・ヒューズと、前記入出力のうちから
選択されたものを前記第１及び第２の細長い導体のうち
から選択されたものと接続する複数のレベル間相互接続
導体とを備えているプログラマブル・ロジック・アレ
ー。
に、複数の入出力接点を有する複数のデバイスと、前記
表面に隣接して形成され、かつ前記入出力接点のうちの
選択されたものを相互接続する複数の導体と、前記半導
体層の前記表面から垂直方向に転置されて形成された複
数の第１の細長い導体と、前記半導体層の前記表面から
垂直方向に転置されて形成されると共に、複数の前記第
１の細長い導体に対してある角度で配置された複数の第
２の細長い導体と、第１及び第２の細長い導体の交点に
配置されたアンチ・ヒューズと、前記入出力のうちから
選択されたものを前記第１及び第２の細長い導体のうち
から選択されたものと接続する複数のレベル間相互接続
導体とを備えているプログラマブル・ロジック・アレ
ー。
【００４１】(14) 前記アンチ・ヒューズは前記第１の
細長い導体と、前記第２の細長い導体との間の交点で前
記第１の細長い導体及び前記第２の細長い導体と間隔を
置くアンチ・ヒューズ材の薄い層を備えている第１３項
記載のプログラマブル・ロジック・アレー。
細長い導体と、前記第２の細長い導体との間の交点で前
記第１の細長い導体及び前記第２の細長い導体と間隔を
置くアンチ・ヒューズ材の薄い層を備えている第１３項
記載のプログラマブル・ロジック・アレー。
【００４２】(15) 前記第１及び第２の細長い導体は導
電性の多結晶シリコンから形成されている第１４項記載
のプログラマブル・ロジック・アレー。
電性の多結晶シリコンから形成されている第１４項記載
のプログラマブル・ロジック・アレー。
【００４３】(16) 前記レベル間相互接続導体は金属か
ら形成されている請求項１３項記載のプログラマブル・
ロジック・アレー。
ら形成されている請求項１３項記載のプログラマブル・
ロジック・アレー。
【００４４】(17) 改良されたプログラマブル・ロジッ
ク・アレーを形成する方法であって、半導体層の表面に
複数の機能デバイスを形成すると共に、各機能デバイス
が少なくとも一つの入出力端子を有しているステップ
と、前記表面から垂直方向に転置された複数のアンチ・
ヒューズを形成するステップと、複数のレベル間導体を
形成して前記入出力のうちから選択されたものを前記ア
ンチ・ヒューズのうちから選択されたものと接続するス
テップとを備えている前記方法。
ク・アレーを形成する方法であって、半導体層の表面に
複数の機能デバイスを形成すると共に、各機能デバイス
が少なくとも一つの入出力端子を有しているステップ
と、前記表面から垂直方向に転置された複数のアンチ・
ヒューズを形成するステップと、複数のレベル間導体を
形成して前記入出力のうちから選択されたものを前記ア
ンチ・ヒューズのうちから選択されたものと接続するス
テップとを備えている前記方法。
【００４５】(18) 複数のアンチ・ヒューズを形成する
前記ステップは、更に、第１の導体層を形成するステッ
プと、前記第１の導体層を選択的にエッチングして複数
列の細長い導体を形成するステップと、絶縁層にまたが
るアンチ・ヒューズ材層を形成すると共に、前記アンチ
・ヒューズ材層が窓を通って伸延させることにより、第
１レベルの前記細長い導体の露出部分に接触させるステ
ップと、前記アンチ・ヒューズ材の層にまたがる第２の
導体層を形成するステップと、前記第２の導体層及びア
ンチ・ヒューズ材の層を選択的にエッチングして前記列
に対してある角度で、隣接するアンチ・ヒューズ材の層
を有する細長い導体から形成された複数行を形成させる
ことにより、アンチ・ヒューズを行列の交点に配置する
ステップとを備えている第１７項記載の方法。
前記ステップは、更に、第１の導体層を形成するステッ
プと、前記第１の導体層を選択的にエッチングして複数
列の細長い導体を形成するステップと、絶縁層にまたが
るアンチ・ヒューズ材層を形成すると共に、前記アンチ
・ヒューズ材層が窓を通って伸延させることにより、第
１レベルの前記細長い導体の露出部分に接触させるステ
ップと、前記アンチ・ヒューズ材の層にまたがる第２の
導体層を形成するステップと、前記第２の導体層及びア
ンチ・ヒューズ材の層を選択的にエッチングして前記列
に対してある角度で、隣接するアンチ・ヒューズ材の層
を有する細長い導体から形成された複数行を形成させる
ことにより、アンチ・ヒューズを行列の交点に配置する
ステップとを備えている第１７項記載の方法。
【００４６】(19) 複数のアンチ・ヒューズを形成する
前記ステップは、前記半導体層の表面から垂直方向に間
隔を置いた第１の導体層を形成するサブステップと、前
記第１の半導体層を選択的にエッチングして複数列の細
長い導体を定めるサブステップと、前記複数列の細長い
導体に隣接するアンチ・ヒューズ材の層を形成するサブ
ステップと、前記アンチ・ヒューズ材の層に隣接する第
２の導体層を形成するサブステップと、前記第２の導体
層及び前記アンチ・ヒューズ材の層を選択的にエッチン
グして隣接するアンチ・ヒューズ材層を有する複数の細
長い導体を定めるサブステップとを備え、前記行が前記
列に対してある角度で形成されることにより、アンチ・
ヒューズを行列の交点に配置させる第１７項記載の方
法。
前記ステップは、前記半導体層の表面から垂直方向に間
隔を置いた第１の導体層を形成するサブステップと、前
記第１の半導体層を選択的にエッチングして複数列の細
長い導体を定めるサブステップと、前記複数列の細長い
導体に隣接するアンチ・ヒューズ材の層を形成するサブ
ステップと、前記アンチ・ヒューズ材の層に隣接する第
２の導体層を形成するサブステップと、前記第２の導体
層及び前記アンチ・ヒューズ材の層を選択的にエッチン
グして隣接するアンチ・ヒューズ材層を有する複数の細
長い導体を定めるサブステップとを備え、前記行が前記
列に対してある角度で形成されることにより、アンチ・
ヒューズを行列の交点に配置させる第１７項記載の方
法。
【００４７】(20) 半導体層の面に回路を形成し、前記
回路は複数の入力接点及び出力接点を備え、前記回路か
ら垂直方向に転置した層に少なくとも一つのアンチ・ヒ
ューズ形成し、前記アンチ・ヒューズは前記入力接点及
び出力接点のうちの一定のものを一緒に接続するように
動作可能である。
回路は複数の入力接点及び出力接点を備え、前記回路か
ら垂直方向に転置した層に少なくとも一つのアンチ・ヒ
ューズ形成し、前記アンチ・ヒューズは前記入力接点及
び出力接点のうちの一定のものを一緒に接続するように
動作可能である。
【図１】従来技術によるフィールド・プログラマブル・
ゲート・アレーの一部の概要等角投影図。
ゲート・アレーの一部の概要等角投影図。
【図２】本発明によるフィールド・プログラマブル・ゲ
ート・アレーの一部の概要等角投影図。
ート・アレーの一部の概要等角投影図。
【図３】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図４】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図５】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図６】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図７】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図８】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図９】半導体の工作物を大きく拡大して本発明による
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
フィールド・プログラマブル・ゲート・アレーの一部の
製造を示す概要拡大断面図。
【図１０】半導体の工作物を大きく拡大して本発明によ
るフィールド・プログラマブル・ゲート・アレーの一部
の製造を示す概要拡大断面図。
るフィールド・プログラマブル・ゲート・アレーの一部
の製造を示す概要拡大断面図。
【図１１】本発明によるフィールド・プログラマブル・
ゲート・アレーの一部の製造を示す半導体工作物を大き
く拡大した概要拡大断面図。
ゲート・アレーの一部の製造を示す半導体工作物を大き
く拡大した概要拡大断面図。
【図１２】半導体の工作物を大きく拡大して本発明によ
るフィールド・プログラマブル・ゲート・アレーの一部
の製造を示す概要拡大断面図。
るフィールド・プログラマブル・ゲート・アレーの一部
の製造を示す概要拡大断面図。
【図１３】本発明によるアンチ・ヒューズ導体の実施例
を示す平面図。
を示す平面図。
１０ フィールド・プログラマブル・ゲート・アレー １２ ユニバーサル・ロジック・モジュール １４ アンチ・ヒューズ １６ ＮＯＲゲート １８ パス・トランジスタ ２０，２６，２８ 導体 ２２ 入力接点 ２４ 出力接点 ２７，２９ レベル間相互接続 ３０ ＮＭＯＳトランジスタ ３２ ＰＭＯＳトランジスタ ３４ Ｐ＋基板 ６６，６７ 絶縁層 ６８ 窓 ７０，７８ 導体層 ７６ アンチ・ヒューズ物質層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 ハワード エル．ティゲラー アメリカ合衆国テキサス州アレン，メドウ クリーク 505
Claims (2)
- 【請求項１】 半導体層の表面に形成された回路を備
え、前記回路は複数の接触点と、 前記回路から垂直方向に転置された層に形成されると共
に、前記接触点のうちの一定のものを選択的に一緒に接
続するように動作可能な少なくとも一つのアンチ・ヒュ
ーズとを含むプログラマブル集積回路。 - 【請求項２】 改良されたプログラマブル・ロジック・
アレーを形成する方法であって、 半導体層の表面に複数の機能デバイスを形成すると共
に、各機能デバイスが少なくとも一つの入出力端子を有
しているステップと、 前記表面から垂直方向に転置された複数のアンチ・ヒュ
ーズを形成するステップと、 複数のレベル間導体を形成して前記入出力のうちから選
択されたものを前記アンチ・ヒューズのうちから選択さ
れたものと接続するステップとを備えている前記方法。
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| Application Number | Priority Date | Filing Date | Title |
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| US595063 | 1984-03-30 | ||
| US07/595,063 US5106773A (en) | 1990-10-09 | 1990-10-09 | Programmable gate array and methods for its fabrication |
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Family
ID=24381569
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