KR970060452A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

반도체 집적회로장치 및 그 제조방법 Download PDF

Info

Publication number
KR970060452A
KR970060452A KR1019970000413A KR19970000413A KR970060452A KR 970060452 A KR970060452 A KR 970060452A KR 1019970000413 A KR1019970000413 A KR 1019970000413A KR 19970000413 A KR19970000413 A KR 19970000413A KR 970060452 A KR970060452 A KR 970060452A
Authority
KR
South Korea
Prior art keywords
wiring
layer
forming
integrated circuit
semiconductor integrated
Prior art date
Application number
KR1019970000413A
Other languages
English (en)
Other versions
KR100420250B1 (ko
Inventor
세이지 나루이
데츠 우다가와
가즈히코 가지가야
마코토 요시다
Original Assignee
가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=11563307&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR970060452(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 가나이 츠토무, 히다치세사쿠쇼 가부시키가이샤 filed Critical 가나이 츠토무
Publication of KR970060452A publication Critical patent/KR970060452A/ko
Application granted granted Critical
Publication of KR100420250B1 publication Critical patent/KR100420250B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Abstract

반도체 집적회로장치 및 그 제조기술에 관한 것으로서, COB구조를 갖는 DRAM의 제조공정을 간략화할 수 있고, DRAM의 고속화, 고성능화, 고집적화를 추지할 수 있도록 하기 위해, 메모리셀 선택용 MISFET와 그 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM을 갖고, 메모리셀 선택용 MISFET의 게이트전극 및 그것에 접속되는 워드선의 시트저항과 메모리셀 선택용 MISFET의 소오스영역과 드레인영역의 한쪽에 접속되는 비트선의 시트저항이 각각 2Ω/� 이하로 하는 구성으로 하였다. 이러한 구성에 의해, DRAM의 제조공정수을 저감해서 제조효율의 향상 및 제조코스트의 저감을 도모할 수 있고, 칩사이즈를 축소해서 DRAM의 집적도를 향상시킬 수 있으며, MISFET의 소오스영역과 드레인영역의 상부에 형성하는 접속구멍의 애스팩트비를 작게 할 수 있고 주변회로의 배선의 접속신뢰성을 향상시킬 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시형태 1인 DRAM을 형성한 반도체칩의 전체평면도.

Claims (34)

  1. 메모리셀 선택용 MISFET와 그의 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치와, 상기 메모리셀 선택용 MISFET의 게이트전극과 일체로 구성된 워드선의 시트저항 및 상기 메모리셀 선택용 MISFET의 소오스영역과 드레인영역의 한쪽에 접속되는 비트선의 시트저항이 각각 2Ω/ㅁ 이하인 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 메모리셀 선택용 MISFET와 게이트전극과 일체로 구성된 워드선의 시트저항 및 상기 메모리셀 선택용 MISFET의 소오스영역과 드레인영역의 한쪽에 접속되는 비트선의 시트저항이 각각 1Ω/ㅁ 이하인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 메모리셀 선택용 MISFET와 게이트전극과 일체로 구성된 워드선의 적어도 다결정 실리콘막과 그의 상부에 형성된 금속막 또는 금속실리사이드막을 포함하는 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 비트선은 상기 메모리셀 선택용 MISFET의 상부에 배치되고, 상기 정보축적용 용량소자가 상기 비트선의 상부에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제1항에 있어서, 상기 비트선은 금속막 또는 금속실리사이드막을 포함하는 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제1항에 있어서, 상기 정보축적용 용량소자의 상부에 형성된 배선의 시트저항은 상기 비트선의 시트저항과 동일 또는 그것보다 작은 것을 특징으로 하는 반도체 집적회로장치.
  7. 제1항에 있어서, 상기 DRAM의 주변회로의 소정의 배선층에는 상기 메모리셀 선택용 MISFET의 게이트전극과 일체로 구성된 워드선과 동일 제조공정에서 형성된 배선이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제1항에 있어서, 상기 DRAM의 주변회로의 소정의 배선층에는 상기 비트선과 동일 제조공정에서 형성된 배선이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제1항에 있어서, 상기 DRAM의 주변회로에는 상기 비터선과 동일 제조공정에서 형성된 저항소자가 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  10. 메모리셀 선택용 MISFET와 그의 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치로서, 상기 정보축적용 용량소자의 축적전극의 시트저항이 2Ω/ㅁ 이하인 것을 특징으로 하는 반도체 집적회로장치.
  11. 제10항에 있어서, 상기 DRAM의 주변회로의 소정의 배선층에는 상기 정보축적용 용량소자의 축적전극과 동일 제조공정에서 형성된 배선이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제10항에 있어서, 상기 DRAM의 주변회로의 상기 정보축적용 용량소자의 축적전극과 동일 제조공정에서 형성된 저항소자가 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 메모리셀 선택용 MISFET와 그의 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치로서, 상기 정보축적용 용량소자의 플레이트전극의 시트저항이 2Ω/ㅁ 이하인 것을 특징으로 하는 반도체 집적회로장치.
  14. 제13항에 있어서, 상기 DRAM의 주변회로의 소정의 배선층에는 상기 정보축적용 용량소자의 플레이트전극과 동일 제조공정에서 형성된 배선이 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제13항에 있어서, 상기 DRAM의 주변회로의 상기 정보축적용 용량소자의 플레이트전극과 동일 제조공정에서 형성된 저항소자가 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 메모리셀 선택용 MISFET와 그의 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치의 제조방법으로서, (a) 반도체기판상에 2Ω/? 이하의 시트저항을 갖는 메모리셀 선택용 MISFET의 게이트전극과 일체로 구성된 워드선을 형성하는 공정, (b) 상기 메모리셀 선택용 MISFET의 게이트전극 및 그것에 접속되는 워드선의 상부에 2Ω/? 이하의 시트저항을 갖고, 상기 메모리셀 선택용 MISFET의 소오스영역과 드레인영역의 한쪽에 접속되는 비트선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 제16항에 있어서, 상기 비트선의 상부에 축적전극과 플레이트전극의 적어도 한쪽이 2Ω/ㅁ 이하의 시트저항을 갖는 정보축적용 용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 제17항에 있어서, 상기 정보축적용 용량소자의 상부에 상기 비트선의 시트저항과 동일 또는 그것보다 작은 시트저항을 갖는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제16항에 있어서, 상기 공정 (a) 또는 상기 공정(b)에서 주변회로의 제1층째의 배선을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제19항에 있어서, 상기 정보축적용 용량소자의 축적전극 또는 플레이트전극을 형성하는 공정에서 주변회로의 제2층째의 배선을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. 제20항에 있어서, 상기 정보축적용 용량소자의 상부에 상기 정보축적용 용량소자의 플레이트전극에 적층되는 배선 및 Y선택선을 형성하는 공정에서 주변회로의 제3층째의 배선을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제21항에 있어서, 상기 제3층째의 배선과 상기 제2층째의 배선을 접속하는 제1접속구멍, 상기 제3층째의 배선과 상기 제1층째의 배선을 접속하는 제2접속구멍, 상기 제2층째의 배선과 상기 제1층째의 배선을 접속하는 제3접속구멍 및 상기 제3층째의 배선과 상기 제2층째의 배선과 상기 제1층째의 배선을 접속하는 제4접속구멍 중 적어도 2개의 접속구멍을 동시에 형성하는 공정을 갖고, 상기 2개의 접속구멍을 상기 제3층째의 배선과 상기 제2층째의 배선을 절연하는 층간절연막에 접속구멍을 형성하는 공정에서 동시에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. 제22항에 있어서, 상기 제3층째의 배선과 상기 제2층째의 배선을 접속하는 상기 제1접속구멍의 하부에 상기 제1층째의 배선과 동일공정에서 형성된 더미배선을 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  24. 제22항에 있어서, 상기 제3층째의 배선과 상기 제1층째의 배선을 접속하는 상기 제2접속구멍의 도중에 상기 제2층째의 배선과 동일공정에서 형성한 더미배선을 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제22항에 있어서, 상기 제2층째의 배선과 상기 제1층째의 배선을 접속하는 상기 제3접속구멍의 상부에 상기 제3층째의 배선과 동일공정에서 형성한 더미배선을 배치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  26. 메모리셀 선택용 MISFET와 그의 상부에 형성된 정보축적용 용량소자로 구성되는 메모리셀을 구비한 DRAM과 논리 LSI를 도일 반도체기판상에 형성한 반도체 집적회로장치의 제조방법으로서, 상기 메모리셀 선택용 MISFET의 게이트전극 및 그것에 접속되는 워드선의 시트저항과 상기 비트선의 시트저항을 각각 2Ω/ㅁ 이하로 하고, 상기 논리 LSI의 소정 배선을 메모리셀 선택용 MISFET의 게이트전극 및 그것에 접속되는 워드선 또는 상기 비트선을 형성하는 공정에서 동시에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  27. 제26항에 있어서, 상기 비트선의 상부에 축적전극과 플레이트전극의 적어도 한쪽이 2Ω/ㅁ 이하의 시트저항을 갖는 정보축적용 용량소자를 형성하고, 상기 논리 LSI의 소정 배선을 상기 축적전극 또는 상기 플레이트전극을 형성하는 공정에서 동시에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  28. 그의 주면에 제1 및 제2부분을 갖는 반도체기판을 준비하는 공정, 상기 제1부분 및 제2부분에 제1도체층을 퇴적하고, 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 제1배선, 상기 제2부분에 제2배선을 형성하는 공정, 상기 반도체기판상에 상기 제1 및 제2배선을 덮도록 제1절연막을 형성하는 공정, 상기 제1부분 및 제2부분에 제2도체층을 퇴적하고 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1배선과 중첩하도록 제3배선, 상기 제2부분에 있어서 상기 제2배선과 중첩하도록 제4배선을 형성하는 공정, 상기 반도체 기판상에 상기 제3 및 제4배선을 덮도록 제2절연막을 형성하는 공정, 상기 제1부분으로서 상기 제1배선과 제3배선이 중첩하는 부분에 상기 제2절연막, 제3배선, 제1절연막을 관통해서 상기 제1배선의 표면을 노출시키는 제1접속구멍 및 상기 제2부분으로서 상기 제2배선과 제4배선이 중첩하는 부분에 상기 제2절연막, 제4배선, 제1절연막을 관통해서 상기 제2배선의 표면을 노출시키는 제2접속구멍을 형성하는 공정, 상기 제1접속구멍 및 제2접속구멍에 제3도체층을 매립하는 공정, 상기 제1부분 및 제2부분에 제4도체층을 퇴적하고 이 제4도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1접속구멍을 덮도록 제5배선, 상기 제2부분에 있어서 상기 제2접속구멍을 덮도록 제6배선을 형성하는 공정을 갖는 반도체 집적회로장치의 제조방법으로서, 상기 제1접속구멍내의 제3도체층은 상기 제1, 제3, 제5배선을 전기적으로 접속하고, 상기 제2접속구멍내의 제3도체층은 상기 제2, 제4배선을 전기적으로 접속하고, 상기 제6배선은 상기 제4도체층의 패터닝시에 상기 제2접속구멍의 제3도체층을 보호하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. 그의 주면에 제1 및 제2부분을 갖는 반도체기판을 준비하는 공정, 상기 제1부분 및 제2부분에 제1도체층을 퇴적하고, 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 제1배선, 상기 제2부분에 제2배선을 형성하는 공정, 상기 반도체기판상에 상기 제1 및 제2배선을 덮도록 제1절연막을 형성하는 공정, 상기 제1부분 및 제2부분에 제2도체층을 퇴적하고 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1배선과 중첩하도록 제3배선, 상기 제2부분에 있어서 상기 제2배선과 중첩하도록 제4배선을 형성하는 공정, 상기 반도체 기판상에 상기 제3 및 제4배선을 덮도록 제2절연막을 형성하는 공정, 상기 제1부분으로서 상기 제1배선과 제3배선이 중첩하는 부분에 상기 제2절연막, 제3배선, 제1절연막을 관통해서 상기 제1배선의 표면을 노출시키는 제1접속구멍 및 상기 제2부분으로서 상기 제2배선과 제4배선이 중첩하는 부분에 상기 제2절연막, 제4배선, 제1절연막을 관통해서 상기 제2배선의 표면을 노출시키는 제2접속구멍을 형성하는 공정, 상기 제1접속구멍 및 제2접속구멍에 제3도체층을 메립하는 공정, 상기 제1부분 및 제2부분에 제4도체층을 퇴적하고 이 제4도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1접속구멍을 덮도록 제5배선, 상기 제2부분에 있어서 상기 제2접속구멍을 덮도록 제6배선을 형성하는 공정을 갖는 반도체 집적회로장치의 제조방법으로서, 상기 제1접속구멍내의 제3도체층은 상기 제1, 제3, 제5배선을 전기적으로 접속하고, 상기 제2접속구멍내의 제3도체층은 상기 제2, 제4배선을 전기적으로 접속하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. 그의 주면에 제1 및 제2부분을 갖는 반도체기판을 준비하는 공정, 상기 제1부분 및 제2부분에 제1도체층을 퇴적하고, 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 제1배선, 상기 제2부분에 제2배선을 형성하는 공정, 상기 반도체기판상에 상기 제1 및 제2배선을 덮도록 제1절연막을 형성하는 공정, 상기 제1부분 및 제2부분에 제2도체층을 퇴적하고 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1배선과 중첩하도록 제3배선, 상기 제2부분에 있어서 상기 제2배선과 중첩하도록 제4배선을 형성하는 공정, 상기 반도체 기판상에 상기 제3 및 제4배선을 덮도록 제2절연막을 형성하는 공정, 상기 제1부분으로서 상기 제1배선과 제3배선이 중첩하는 부분에 상기 제2절연막, 제3배선, 제1절연막을 관통해서 상기 제1배선의 표면을 노출시키는 제1접속구멍과 상기 제2부분으로서 상기 제2배선과 제4배선이 중첩하는 부분에 상기 제2절연막, 제4배선, 제1절연막을 관통해서 상기 제2배선의 표면을 노출시키는 제2접속구멍을 형성하는 공정, 상기 제1접속구멍 및 제2접속구멍에 제3도체층을 메립하는 공정, 상기 제1부분 및 제2부분에 제4도체층을 퇴적하고 이 제4도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1접속구멍을 덮도록 제5배선, 상기 제2부분에 있어서 상기 제2접속구멍을 덮도록 제6배선을 형성하는 공정을 갖는 반도체 집적회로장치의 제조방법으로서, 상기 제1접속구멍내의 제3도체층은 상기 제1, 제3, 제5배선을 전기적으로 접속하고, 상기 제2접속구멍내의 제3도체층은 상기 제4, 제6배선을 전기적으로 접속하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. 그의 주면에 제1 및 제2부분을 갖는 반도체기판을 준비하는 공정, 상기 제1부분 및 제2부분에 제1도체층을 퇴적하고, 이 도체층을 패터닝하는 것에 의해 상기 제1부분에 제1배선, 상기 제2부분에 제2배선을 형성하는 공정, 상기 반도체기판상에 상기 제1 및 제2배선을 덮도록 제1절연막을 형성하는 공정, 상기 제1부분 및 제2부분에 제2도체층을 퇴적하고 이 도체층을 패터닝하는 것에 의해 상기 제1배선과 중첩하도록 제3배선을 형성하는 공정, 상기 반도체 기판상에 상기 제3배선을 덮도록 제2절연막을 형성하는 공정, 상기 제1부분에 있어서 상기 제2배선의 표면을 노출시키는 제1접속구멍 및 상기 제2부분에 있어서 상기 제2배선의 표면을 노출시키는 제2접속구멍을 형성하는 공정, 상기 제1부분 및 제2부분에 제3도체층을 퇴적하고 이 제3도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 상기 제1접속구멍을 덮도록 제4배선, 상기 제2부분에 있어서 상기 제2접속구멍을 덮도록 제5배선을 형성하는 공정을 갖는 반도체 집적회로장치의 제조방법으로서, 상기 제1배선은 평면적으로 상기 제1접속구멍과 중첩하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  32. 제31항에 있어서, 상기 제3도체층형성전에 상기 제1 및 제2접속구멍을 메립하는 제4도체층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. 메모리셀 선택용 MISFET와 정보축적용 용량소자로 직렬접속된 여러개의 메모리셀, 이들 메모리셀에 접속되고 서로 직교하는 방향으로 연장하는 여러개의 워드선 및 여러개의 비트선을 갖는 여러개의 메모리셀 어레이 및 여러개의 메모리셀 어레이 사이에 위치하는 주변회로를 갖는 반도체 집적회로장치의 제조방법으로서, 상기 메모리셀 어레이가 형성되는 제1부분과 상기 주변회로가 형성되는 제2부분을 갖는 반도체기판을 준비하는 공정, 상기 반도체기판상에 제1도체층을 형성하고 이 제1도체층을 패터닝하는 것에 의해 상기 제1부분에 비트선을 구성하는 여러개의 제1배선을, 상기 제2부분에 제2 및 제3배선을 형성하는 공정, 상기 제1, 제2, 제3배선상에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제2도체층을 형성하고 이 제2도체층을 패터닝하는 것에 의해 상기 정보축적용 용량소자의 한쪽의 전극을 각 메모리셀에 대해서 독립해서 형성하는 공정, 상기 정보축적용 용량소자의 한쪽의 전극상에 제3도체층을 형성하고, 이 제3도체층을 패터닝하는 것에 의해 상기 제1부분에 있어서 여러개의 메모리셀에 대해서 공통으로 상기 정보축적용 용량소자의 다른쪽의 전극을 형성하고, 상기 제2부분에 있어서 상기 제2배선상에 제4배선을 형성하는 공정, 상기 정보축적용 용량소자의 다른쪽의 전극 및 상기 제4배선상에 제2절연막을 형성하는 공정, 상기 제2부분에 있어서 상기 제2절연막에 상기 제4배선을 표면을 노출시키는 제1접속구멍과 상기 제1 및 제2절연막에 상기 제3배선의 표면을 노출시키는 제2접속구멍을 형성하는 공정을 갖고, 상기 제2배선은 상기 제1접속구멍의 아래에 위치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  34. 제33항에 있어서, 상기 정보축적용 용량소자의 다른쪽의 전극은 상기 정보축적용 용량소자의 한쪽의 전극보다 얇은 막두께로 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970000413A 1996-01-12 1997-01-10 반도체집적회로장치및그제조방법 KR100420250B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-003648 1996-01-12
JP364896 1996-01-12

Publications (2)

Publication Number Publication Date
KR970060452A true KR970060452A (ko) 1997-08-12
KR100420250B1 KR100420250B1 (ko) 2004-04-17

Family

ID=11563307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970000413A KR100420250B1 (ko) 1996-01-12 1997-01-10 반도체집적회로장치및그제조방법

Country Status (6)

Country Link
US (3) US6150689A (ko)
KR (1) KR100420250B1 (ko)
CN (1) CN1307721C (ko)
MY (1) MY124093A (ko)
SG (1) SG54456A1 (ko)
TW (1) TW326570B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699335B1 (ko) * 1998-01-26 2007-03-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로 장치 및 그 제조방법

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
KR100295240B1 (ko) * 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6329681B1 (en) * 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
JP3499752B2 (ja) * 1998-08-20 2004-02-23 富士通株式会社 半導体装置及びその製造方法
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100319623B1 (ko) 1999-05-18 2002-01-05 김영환 디램 셀 어레이 및 그 제조방법
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP3250664B2 (ja) * 1999-05-25 2002-01-28 日本電気株式会社 半導体記憶素子の製造方法
JP2001044386A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
JP2001102450A (ja) * 1999-10-01 2001-04-13 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6611010B2 (en) * 1999-12-03 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device
JP2001223268A (ja) * 2000-02-07 2001-08-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001244436A (ja) * 2000-03-01 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
KR100364798B1 (ko) * 2000-04-03 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치 제조 방법
KR100390952B1 (ko) * 2000-06-28 2003-07-10 주식회사 하이닉스반도체 커패시터 제조 방법
US6555450B2 (en) * 2000-10-04 2003-04-29 Samsung Electronics Co., Ltd. Contact forming method for semiconductor device
KR100386109B1 (ko) * 2000-11-08 2003-06-02 삼성전자주식회사 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100346841B1 (ko) 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
US6545339B2 (en) 2001-01-12 2003-04-08 International Business Machines Corporation Semiconductor device incorporating elements formed of refractory metal-silicon-nitrogen and method for fabrication
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
US7126200B2 (en) * 2003-02-18 2006-10-24 Micron Technology, Inc. Integrated circuits with contemporaneously formed array electrodes and logic interconnects
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
KR100705937B1 (ko) * 2003-12-19 2007-04-11 에스티마이크로일렉트로닉스 엔.브이. 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치
US20050167733A1 (en) * 2004-02-02 2005-08-04 Advanced Micro Devices, Inc. Memory device and method of manufacture
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
US9236383B2 (en) * 2004-04-27 2016-01-12 Micron Technology, Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US7605033B2 (en) 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR100652409B1 (ko) * 2005-05-06 2006-12-01 삼성전자주식회사 콘택이 구비된 반도체소자 및 그 제조방법
JP4998262B2 (ja) * 2005-07-05 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置
KR100753049B1 (ko) 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법
KR100875654B1 (ko) * 2006-09-28 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 스토리지노드콘택 형성 방법
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
KR100880323B1 (ko) * 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7742332B2 (en) * 2007-08-21 2010-06-22 Elpida Memory, Inc. Phase-change random access memory device and semiconductor memory device
US20090057784A1 (en) * 2007-09-04 2009-03-05 Applied Intellectual Propersties Co., Ltd. Extension tailored device
US20100155858A1 (en) * 2007-09-04 2010-06-24 Yuan-Feng Chen Asymmetric extension device
US7851356B2 (en) * 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
KR20090036698A (ko) * 2007-10-10 2009-04-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2009253249A (ja) * 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
KR101110557B1 (ko) * 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
FR2955419B1 (fr) * 2010-01-21 2012-07-13 St Microelectronics Crolles 2 Dispositif integre de memoire du type dram
KR101046275B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 파워 메쉬 구조를 갖는 반도체 메모리 장치
US8552486B2 (en) * 2011-01-17 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal-insulator-metal capacitors over a top metal layer
CN104112713B (zh) * 2013-04-22 2017-10-20 华邦电子股份有限公司 存储器结构及其制造方法与半导体元件
US8921947B1 (en) * 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US11114444B2 (en) 2019-05-24 2021-09-07 Nanya Technology Corporation Semiconductor device with conductive cap layer over conductive plug and method for forming the same
KR20200145251A (ko) 2019-06-21 2020-12-30 삼성전자주식회사 반도체 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559397B2 (ja) * 1987-03-16 1996-12-04 株式会社日立製作所 半導体集積回路装置及びその製造方法
CA1306072C (en) * 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
US5264712A (en) * 1989-03-20 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
US5240505A (en) * 1989-08-03 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of an apparatus for forming thin film for semiconductor device
JPH03188668A (ja) * 1989-12-18 1991-08-16 Mitsubishi Electric Corp 半導体記憶装置
KR100215338B1 (ko) * 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
JPH04342164A (ja) * 1991-05-20 1992-11-27 Hitachi Ltd 半導体集積回路装置の形成方法
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
JP2903883B2 (ja) 1992-07-30 1999-06-14 日本電気株式会社 半導体装置の製造方法
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
JPH07106437A (ja) * 1993-10-01 1995-04-21 Hitachi Ltd 半導体記憶装置
JP2643870B2 (ja) * 1994-11-29 1997-08-20 日本電気株式会社 半導体記憶装置の製造方法
US5576579A (en) * 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699335B1 (ko) * 1998-01-26 2007-03-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR100420250B1 (ko) 2004-04-17
US6150689A (en) 2000-11-21
CN1307721C (zh) 2007-03-28
CN1162845A (zh) 1997-10-22
MY124093A (en) 2006-06-30
US6635918B1 (en) 2003-10-21
TW326570B (en) 1998-02-11
SG54456A1 (en) 1998-11-16
US6924525B2 (en) 2005-08-02
US20040031980A1 (en) 2004-02-19

Similar Documents

Publication Publication Date Title
KR970060452A (ko) 반도체 집적회로장치 및 그 제조방법
US4970564A (en) Semiconductor memory device having stacked capacitor cells
US20080283873A1 (en) Semiconductor device and method of manufacturing the same
KR960005248B1 (ko) 반도체기억장치 및 그 제조방법
JP2006523963A5 (ko)
JP3175705B2 (ja) 不揮発性半導体記憶装置の製造方法
KR920010904A (ko) 반도체 기억회로 장치와 그 제조방법
KR950007122A (ko) 반도체집적회로장치 및 그 제조방법
US4638458A (en) Semiconductor memory address lines with varied interval contact holes
KR970013366A (ko) 반도체 집적 회로장치의 제조방법
KR970030370A (ko) 티탄실리사이드층을 거쳐서 반도체영역과 전기배선용 금속을 접속하는 반도체집적회로 장치 및 그 제조방법
JP2802455B2 (ja) 半導体装置およびその製造方法
KR930003329A (ko) 반도체집적회로장치 및 그 제조방법
JP2003332468A5 (ko)
JPS5853512B2 (ja) 半導体記憶装置の製造方法
EP0183517B1 (en) Semiconductor memory device wirings
KR980006266A (ko) 강유전체 메모리 장치 및 그 제조 방법
JP3913927B2 (ja) 半導体集積回路装置
JP2006352137A5 (ko)
JP3279263B2 (ja) 不揮発性半導体記憶装置の製造方法
US7800197B2 (en) Semiconductor device and method of fabricating the same
KR960030419A (ko) 반도체 집적회로장치 및 그 제조방법
JP3853478B2 (ja) 半導体集積回路装置の製造方法
JP2010114153A (ja) 不揮発性半導体記憶装置
JP3147144B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160211

Year of fee payment: 13

EXPY Expiration of term