JP2001044386A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2001044386A JP2001044386A JP11211799A JP21179999A JP2001044386A JP 2001044386 A JP2001044386 A JP 2001044386A JP 11211799 A JP11211799 A JP 11211799A JP 21179999 A JP21179999 A JP 21179999A JP 2001044386 A JP2001044386 A JP 2001044386A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory
- electrode
- memory cell
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 製造コストの低減化が可能な構造の半導体記
憶装置及びその製造方法を得る。 【解決手段】 ストレージノード１４上にキャパシタ誘
電体膜１５が選択的に形成され、キャパシタ誘電体膜１
５を含む半導体基板１０上にビット線兼用セルプレート
１６がビット線単位に形成される。そして、ビット線兼
用セルプレート１６の一部がソース／ドレイン領域２７
上に直接形成され、ビット線兼用セルプレート１６とソ
ース／ドレイン領域２７とが接する領域がビット線コン
タクトとなる。すなわち、同一配線層であるビット線兼
用セルプレート１６によりビット線とメモリセルキャパ
シタのセルプレートが一体形成される。
憶装置及びその製造方法を得る。 【解決手段】 ストレージノード１４上にキャパシタ誘
電体膜１５が選択的に形成され、キャパシタ誘電体膜１
５を含む半導体基板１０上にビット線兼用セルプレート
１６がビット線単位に形成される。そして、ビット線兼
用セルプレート１６の一部がソース／ドレイン領域２７
上に直接形成され、ビット線兼用セルプレート１６とソ
ース／ドレイン領域２７とが接する領域がビット線コン
タクトとなる。すなわち、同一配線層であるビット線兼
用セルプレート１６によりビット線とメモリセルキャパ
シタのセルプレートが一体形成される。
Description
【０００１】
【発明の属する技術分野】この発明はＤＲＡＭ等の半導
体記憶装置のメモリセル構造に関する。
体記憶装置のメモリセル構造に関する。
【０００２】
【従来の技術】図７は従来のＤＲＡＭのメモリセル構成
を示す回路図である。同図に示すように、メモリセル１
はＮＭＯＳトランジスタであるメモリトランジスタ２と
メモリセルキャパシタ３とから構成され、メモリトラン
ジスタ２のゲートがワード線ＷＬに接続され、ドレイン
（ソース）がビット線ＢＬに接続され、ソース（ドレイ
ン）がメモリセルキャパシタ３の一方電極であるストレ
ージノードに接続される。メモリセルキャパシタ３の他
方電極であるセルプレートに固定電位Ｖcpが付与され
る。
を示す回路図である。同図に示すように、メモリセル１
はＮＭＯＳトランジスタであるメモリトランジスタ２と
メモリセルキャパシタ３とから構成され、メモリトラン
ジスタ２のゲートがワード線ＷＬに接続され、ドレイン
（ソース）がビット線ＢＬに接続され、ソース（ドレイ
ン）がメモリセルキャパシタ３の一方電極であるストレ
ージノードに接続される。メモリセルキャパシタ３の他
方電極であるセルプレートに固定電位Ｖcpが付与され
る。
【０００３】ビット線対ＢＬ，バーＢＬ間にセンスアン
プ回路４が設けられ、センスアンプ回路４は読出し時等
にビット線対ＢＬ，バーＢＬ間の電位差を検知して増幅
する。
プ回路４が設けられ、センスアンプ回路４は読出し時等
にビット線対ＢＬ，バーＢＬ間の電位差を検知して増幅
する。
【０００４】図８は従来のＤＲＡＭのメモリセル領域の
断面構造を示す断面図である。図９は従来のＤＲＡＭの
メモリセル領域の平面配置を示す平面図である。なお、
図９のＢ−Ｂ断面が図８となる。
断面構造を示す断面図である。図９は従来のＤＲＡＭの
メモリセル領域の平面配置を示す平面図である。なお、
図９のＢ−Ｂ断面が図８となる。
【０００５】これらの図に示すように、半導体基板１０
にゲート電極１１、ゲート酸化膜１２、サイドウォール
１３、ソース／ドレイン領域２７、ソース／ドレイン領
域２８及びチャネル領域２９からなるＭＯＳトランジス
タ３０が形成される。これらのＭＯＳトランジスタ３０
はそれぞれ図７のメモリトランジスタ２に相当する。な
お、ゲート電極１１は図９のように直線状に選択的に形
成されており、図７ワード線ＷＬとしても機能する。
にゲート電極１１、ゲート酸化膜１２、サイドウォール
１３、ソース／ドレイン領域２７、ソース／ドレイン領
域２８及びチャネル領域２９からなるＭＯＳトランジス
タ３０が形成される。これらのＭＯＳトランジスタ３０
はそれぞれ図７のメモリトランジスタ２に相当する。な
お、ゲート電極１１は図９のように直線状に選択的に形
成されており、図７ワード線ＷＬとしても機能する。
【０００６】ソース／ドレイン領域は拡散領域５０に形
成され、ゲート電極１１を挟んで拡散領域５０の一方側
がソース／ドレイン領域２７、他方側が図８では図示し
ない他方のソース／ドレイン領域となる。なお、「ソー
ス／ドレイン」という表現にしているのは、情報の読み
出しもしくは書き込みによって、当該電極がキャリアの
供給源（ソース）として機能したり、キャリアを外に取
り出す（ドレイン）という機能を果たすためである。
成され、ゲート電極１１を挟んで拡散領域５０の一方側
がソース／ドレイン領域２７、他方側が図８では図示し
ない他方のソース／ドレイン領域となる。なお、「ソー
ス／ドレイン」という表現にしているのは、情報の読み
出しもしくは書き込みによって、当該電極がキャリアの
供給源（ソース）として機能したり、キャリアを外に取
り出す（ドレイン）という機能を果たすためである。
【０００７】ＭＯＳトランジスタ３０を覆って層間絶縁
膜１８が形成され、層間絶縁膜１８上及び他方のソース
／ドレイン領域にストレージノード１４が形成される。
図９に示すように、ストレージノード１４と他方のソー
ス／ドレイン領域とが接する領域がストレージノードコ
ンタクト５２となる。
膜１８が形成され、層間絶縁膜１８上及び他方のソース
／ドレイン領域にストレージノード１４が形成される。
図９に示すように、ストレージノード１４と他方のソー
ス／ドレイン領域とが接する領域がストレージノードコ
ンタクト５２となる。
【０００８】ストレージノード１４上にキャパシタ誘電
体膜１５が形成され、ソース／ドレイン領域２７の表面
近傍領域を除く、キャパシタ誘電体膜１５を含む半導体
基板１０上全面にセルプレート３２が形成される。
体膜１５が形成され、ソース／ドレイン領域２７の表面
近傍領域を除く、キャパシタ誘電体膜１５を含む半導体
基板１０上全面にセルプレート３２が形成される。
【０００９】セルプレート３２上を含む半導体基板１０
全面に層間絶縁膜２１が形成され、層間絶縁膜２１上に
ビット線３３が図９に示すように選択的に直線状に形成
され、ビット線３３の一部が層間絶縁膜２１を貫通して
ソース／ドレイン領域２７上に直接形成される。ビット
線３３とソース／ドレイン領域２７とが接する領域がビ
ット線コンタクト５１となる。なお、ビット線３３は図
７のビット線ＢＬに相当する。
全面に層間絶縁膜２１が形成され、層間絶縁膜２１上に
ビット線３３が図９に示すように選択的に直線状に形成
され、ビット線３３の一部が層間絶縁膜２１を貫通して
ソース／ドレイン領域２７上に直接形成される。ビット
線３３とソース／ドレイン領域２７とが接する領域がビ
ット線コンタクト５１となる。なお、ビット線３３は図
７のビット線ＢＬに相当する。
【００１０】ビット線３３上に層間絶縁膜２２が形成さ
れ、層間絶縁膜２２上に層間絶縁膜２３が形成され、層
間絶縁膜２３中にゲート電極１１（ワード線ＷＬ）への
電位設定用のアルミ配線３１が形成され、層間絶縁膜２
３上に層間絶縁膜２４が形成される。層間絶縁膜２４中
に別のアルミ配線（図示せず）が形成される。
れ、層間絶縁膜２２上に層間絶縁膜２３が形成され、層
間絶縁膜２３中にゲート電極１１（ワード線ＷＬ）への
電位設定用のアルミ配線３１が形成され、層間絶縁膜２
３上に層間絶縁膜２４が形成される。層間絶縁膜２４中
に別のアルミ配線（図示せず）が形成される。
【００１１】このような構成において、読出しは、ビッ
ト線対ＢＬ，バーＢＬを同電位（例えば、電源電圧Ｖcc
の半分程度）にプリチャージした後、メモリトランジス
タ２をオン状態にしてメモリセルキャパシタ３をビット
線ＢＬに電気的に接続し、メモリセルキャパシタ３に蓄
積された電荷に基づきビット線ＢＬの電位を増減させ、
ビット線対ＢＬ，バーＢＬ間の電位差をセンスアンプ回
路４で検知増幅することによって行われる。
ト線対ＢＬ，バーＢＬを同電位（例えば、電源電圧Ｖcc
の半分程度）にプリチャージした後、メモリトランジス
タ２をオン状態にしてメモリセルキャパシタ３をビット
線ＢＬに電気的に接続し、メモリセルキャパシタ３に蓄
積された電荷に基づきビット線ＢＬの電位を増減させ、
ビット線対ＢＬ，バーＢＬ間の電位差をセンスアンプ回
路４で検知増幅することによって行われる。
【００１２】図１０〜図１２は、図７〜図９で示した従
来のＤＲＡＭのメモリセルの製造方法を示す断面図であ
る。
来のＤＲＡＭのメモリセルの製造方法を示す断面図であ
る。
【００１３】同図を参照して、図１０に示すように、半
導体基板１０上にＭＯＳトランジスタ３０を選択的に形
成した後、ＭＯＳトランジスタ３０のゲート電極１１上
面を層間絶縁膜１８で覆った後、選択的にストレージノ
ード１４を形成する。
導体基板１０上にＭＯＳトランジスタ３０を選択的に形
成した後、ＭＯＳトランジスタ３０のゲート電極１１上
面を層間絶縁膜１８で覆った後、選択的にストレージノ
ード１４を形成する。
【００１４】その後、図１１に示すように、窒化膜を堆
積し酸化して窒化酸化膜を形成しパターニングしてキャ
パシタ誘電体膜１５を形成した後、全面にドープドポリ
シリコンを堆積し、その後、ソース／ドレイン領域２７
の表面が露出するようにドープドポリシリコンをパター
ニング（写真製版等を利用）して、セルプレート３２を
形成する。
積し酸化して窒化酸化膜を形成しパターニングしてキャ
パシタ誘電体膜１５を形成した後、全面にドープドポリ
シリコンを堆積し、その後、ソース／ドレイン領域２７
の表面が露出するようにドープドポリシリコンをパター
ニング（写真製版等を利用）して、セルプレート３２を
形成する。
【００１５】そして、図１２に示すように、高温酸化膜
を全面に堆積して、ソース／ドレイン領域２７の表面が
露出するように高温酸化膜をパターニング（写真製版等
を利用）して層間絶縁膜２１を形成後、全面にポリシリ
コンコンを堆積し、さらにスパッタ法によりタングステ
ンシリサイド（ＷＳi）をポリシリコン上に形成して、
その後、ポリシリコン及びタングステンシリサイドをパ
ターニングして、ソース／ドレイン領域２７に直接接続
されるビット線３３を形成する。
を全面に堆積して、ソース／ドレイン領域２７の表面が
露出するように高温酸化膜をパターニング（写真製版等
を利用）して層間絶縁膜２１を形成後、全面にポリシリ
コンコンを堆積し、さらにスパッタ法によりタングステ
ンシリサイド（ＷＳi）をポリシリコン上に形成して、
その後、ポリシリコン及びタングステンシリサイドをパ
ターニングして、ソース／ドレイン領域２７に直接接続
されるビット線３３を形成する。
【００１６】以降、既存の方法で、層間絶縁膜２２〜２
４、アルミ配線３１を形成して、図８で示した構造を得
る。
４、アルミ配線３１を形成して、図８で示した構造を得
る。
【００１７】
【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されており、半導体基板上にＭＯＳトラン
ジスタのゲート電極（ワード線）、メモリキャパシタの
ストレージノード及びセルプレート、並びにビット線と
いう４つの配線工程が少なくとも必要であり、製造コス
トが必要以上にかかるという問題点があった。
のように構成されており、半導体基板上にＭＯＳトラン
ジスタのゲート電極（ワード線）、メモリキャパシタの
ストレージノード及びセルプレート、並びにビット線と
いう４つの配線工程が少なくとも必要であり、製造コス
トが必要以上にかかるという問題点があった。
【００１８】この発明は上記問題点を解決するためにな
されたもので、製造コストの低減化が可能な構造の半導
体記憶装置及びその製造方法を得ることを目的とする。
されたもので、製造コストの低減化が可能な構造の半導
体記憶装置及びその製造方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る請求項１
の半導体記憶装置は、ビット線対と、前記ビット線対間
に設けられるメモリセルとを備え、前記メモリセルは、
一方電極と他方電極とを有するメモリセルキャパシタ
と、一方電極が前記ビット線対の一方のビット線に接続
され、他方電極が前記メモリキャパシタの他方電極に接
続され、制御電極に選択線が接続されるメモリトランジ
スタとを有し、前記メモリセルキャパシタの一方電極は
前記ビット線対の他方のビット線と同一配線層により一
体形成される。
の半導体記憶装置は、ビット線対と、前記ビット線対間
に設けられるメモリセルとを備え、前記メモリセルは、
一方電極と他方電極とを有するメモリセルキャパシタ
と、一方電極が前記ビット線対の一方のビット線に接続
され、他方電極が前記メモリキャパシタの他方電極に接
続され、制御電極に選択線が接続されるメモリトランジ
スタとを有し、前記メモリセルキャパシタの一方電極は
前記ビット線対の他方のビット線と同一配線層により一
体形成される。
【００２０】また、請求項２の発明は、請求項１記載の
半導体記憶装置であって、前記メモリセルは複数のメモ
リセルを含み、前記複数のメモリセルはすべて前記ビッ
ト線対間の領域に形成され、前記選択線は前記複数のメ
モリセルに対応した複数の選択線を含み、前記ビット線
対に接続され、読出し時に前記ビット線対間の電位差を
検知して増幅するセンスアンプ回路をさらに備える。
半導体記憶装置であって、前記メモリセルは複数のメモ
リセルを含み、前記複数のメモリセルはすべて前記ビッ
ト線対間の領域に形成され、前記選択線は前記複数のメ
モリセルに対応した複数の選択線を含み、前記ビット線
対に接続され、読出し時に前記ビット線対間の電位差を
検知して増幅するセンスアンプ回路をさらに備える。
【００２１】また、請求項３の発明は、請求項１記載の
半導体記憶装置であって、前記選択線は第１及び第２の
選択線を含み、前記メモリセルは第１及び第２のメモリ
セルを含み、前記第１のメモリセルの前記メモリトラン
ジスタである第１のメモリトランジスタの制御電極が前
記第１の選択線に接続され、前記第２のメモリセルの前
記メモリトランジスタである第２のメモリトランジスタ
の制御電極が前記第２の選択線に接続され、前記第１及
び第２のメモリトランジスタの一方電極が同一のビット
線コンタクトによって前記一方のビット線に共通接続さ
れる。
半導体記憶装置であって、前記選択線は第１及び第２の
選択線を含み、前記メモリセルは第１及び第２のメモリ
セルを含み、前記第１のメモリセルの前記メモリトラン
ジスタである第１のメモリトランジスタの制御電極が前
記第１の選択線に接続され、前記第２のメモリセルの前
記メモリトランジスタである第２のメモリトランジスタ
の制御電極が前記第２の選択線に接続され、前記第１及
び第２のメモリトランジスタの一方電極が同一のビット
線コンタクトによって前記一方のビット線に共通接続さ
れる。
【００２２】この発明に係る請求項４記載の半導体記憶
装置は、(a)半導体基板の表面に一方電極、他方電極及
び制御電極を有するメモリトランジスタを形成するステ
ップと、(b)前記半導体基板上に、前記メモリトランジ
スタの制御電極及び一方電極とは独立し、他方電極に電
気的に接続して第１の導電層を形成するステップと、
(c)前記第１の導電層上に絶縁膜を挟んで第２の導電層
を形成するステップとを備え、前記第２の導電層は同一
配線層によってビット線と一体形成されるともに、前記
第１の導電層及び前記絶縁膜とともにメモリキャパシタ
構成する。
装置は、(a)半導体基板の表面に一方電極、他方電極及
び制御電極を有するメモリトランジスタを形成するステ
ップと、(b)前記半導体基板上に、前記メモリトランジ
スタの制御電極及び一方電極とは独立し、他方電極に電
気的に接続して第１の導電層を形成するステップと、
(c)前記第１の導電層上に絶縁膜を挟んで第２の導電層
を形成するステップとを備え、前記第２の導電層は同一
配線層によってビット線と一体形成されるともに、前記
第１の導電層及び前記絶縁膜とともにメモリキャパシタ
構成する。
【００２３】
【発明の実施の形態】＜実施の形態＞図１はこの発明の
実施の形態であるのＤＲＡＭのメモリセル構成を示す回
路図である。同図に示すように、メモリセル１はＮＭＯ
Ｓトランジスタであるメモリトランジスタ２とメモリセ
ルキャパシタ３とから構成され、メモリトランジスタ２
のゲートがワード線ＷＬに接続され、ドレイン（ソー
ス）がビット線ＢＬに接続され、ソース（ドレイン）が
メモリセルキャパシタ３の一方電極であるストレージノ
ードに接続される。メモリセルキャパシタ３の他方電極
であるセルプレートは反転ビット線バーＢＬと同一配線
層により一体形成される。
実施の形態であるのＤＲＡＭのメモリセル構成を示す回
路図である。同図に示すように、メモリセル１はＮＭＯ
Ｓトランジスタであるメモリトランジスタ２とメモリセ
ルキャパシタ３とから構成され、メモリトランジスタ２
のゲートがワード線ＷＬに接続され、ドレイン（ソー
ス）がビット線ＢＬに接続され、ソース（ドレイン）が
メモリセルキャパシタ３の一方電極であるストレージノ
ードに接続される。メモリセルキャパシタ３の他方電極
であるセルプレートは反転ビット線バーＢＬと同一配線
層により一体形成される。
【００２４】ビット線対ＢＬ，バーＢＬ間にセンスアン
プ回路４が設けられ、センスアンプ回路４は読出し時等
にビット線対ＢＬ，バーＢＬ間の電位差を検知して増幅
する。
プ回路４が設けられ、センスアンプ回路４は読出し時等
にビット線対ＢＬ，バーＢＬ間の電位差を検知して増幅
する。
【００２５】図２は実施の形態のＤＲＡＭのメモリセル
領域の断面構造を示す断面図である。図３は実施の形態
のＤＲＡＭのメモリセル領域の平面配置を模式的に示す
平面図である。なお、図３のＡ−Ａ断面が図２の構造と
なる。
領域の断面構造を示す断面図である。図３は実施の形態
のＤＲＡＭのメモリセル領域の平面配置を模式的に示す
平面図である。なお、図３のＡ−Ａ断面が図２の構造と
なる。
【００２６】これらの図に示すように、半導体基板１０
にゲート電極１１、ゲート酸化膜１２、サイドウォール
１３、一方のソース／ドレイン領域２７、他方のソース
／ドレイン領域２８及びチャネル領域２９からなるＭＯ
Ｓトランジスタ３０が形成される。これらのＭＯＳトラ
ンジスタ３０はそれぞれ図１のメモリトランジスタ２に
相当する。なお、ゲート電極１１は図３のように直線状
に選択的に形成されており、図１ワード線ＷＬとしても
機能する。すなわち、メモリトランジスタ２のゲート電
極とワード線ＷＬとが同一配線層により一体形成されて
いる。
にゲート電極１１、ゲート酸化膜１２、サイドウォール
１３、一方のソース／ドレイン領域２７、他方のソース
／ドレイン領域２８及びチャネル領域２９からなるＭＯ
Ｓトランジスタ３０が形成される。これらのＭＯＳトラ
ンジスタ３０はそれぞれ図１のメモリトランジスタ２に
相当する。なお、ゲート電極１１は図３のように直線状
に選択的に形成されており、図１ワード線ＷＬとしても
機能する。すなわち、メモリトランジスタ２のゲート電
極とワード線ＷＬとが同一配線層により一体形成されて
いる。
【００２７】図３に示すように、ソース／ドレイン領域
２７，２８は拡散領域３５に形成され、ワード線ＷＬ
（ＷＬ１〜ＷＬ４）としても機能するゲート電極１１を
挟んで拡散領域３５の一方側がソース／ドレイン領域２
７、他方側がソース／ドレイン領域２８となる。
２７，２８は拡散領域３５に形成され、ワード線ＷＬ
（ＷＬ１〜ＷＬ４）としても機能するゲート電極１１を
挟んで拡散領域３５の一方側がソース／ドレイン領域２
７、他方側がソース／ドレイン領域２８となる。
【００２８】ＭＯＳトランジスタ３０を覆って層間絶縁
膜１８が形成され、層間絶縁膜１８上及びソース／ドレ
イン領域２８上にストレージノード１４が形成される。
図３に示すように、ストレージノード１４とソース／ド
レイン領域２８とが接する領域がストレージノードコン
タクトＳＮ（ＳＮ１〜ＳＮ１２）となる。
膜１８が形成され、層間絶縁膜１８上及びソース／ドレ
イン領域２８上にストレージノード１４が形成される。
図３に示すように、ストレージノード１４とソース／ド
レイン領域２８とが接する領域がストレージノードコン
タクトＳＮ（ＳＮ１〜ＳＮ１２）となる。
【００２９】ストレージノード１４上にキャパシタ誘電
体膜１５が選択的に形成され、キャパシタ誘電体膜１５
を含む半導体基板１０上にビット線兼用セルプレート１
６が直線状にビット線単位に形成される。そして、ビッ
ト線兼用セルプレート１６の一部がソース／ドレイン領
域２７上に直接形成される。ビット線兼用セルプレート
１６とソース／ドレイン領域２７とが接する領域がビッ
ト線コンタクトＢＣ（ＢＣ１〜ＢＣ４）となる。すなわ
ち、同一配線層であるビット線兼用セルプレート１６に
よりビット線ＢＬとメモリセルキャパシタ３のセルプレ
ートが一体形成される。なお、ビット線兼用セルプレー
ト１６は図１のビット線ＢＬ及びメモリセルキャパシタ
３のセルプレートに相当する。
体膜１５が選択的に形成され、キャパシタ誘電体膜１５
を含む半導体基板１０上にビット線兼用セルプレート１
６が直線状にビット線単位に形成される。そして、ビッ
ト線兼用セルプレート１６の一部がソース／ドレイン領
域２７上に直接形成される。ビット線兼用セルプレート
１６とソース／ドレイン領域２７とが接する領域がビッ
ト線コンタクトＢＣ（ＢＣ１〜ＢＣ４）となる。すなわ
ち、同一配線層であるビット線兼用セルプレート１６に
よりビット線ＢＬとメモリセルキャパシタ３のセルプレ
ートが一体形成される。なお、ビット線兼用セルプレー
ト１６は図１のビット線ＢＬ及びメモリセルキャパシタ
３のセルプレートに相当する。
【００３０】ビット線兼用セルプレート１６上に層間絶
縁膜２２が形成され、層間絶縁膜２２上に層間絶縁膜２
３が形成され、層間絶縁膜２３中にゲート電極１１（ワ
ード線ＷＬ）への電位設定用のアルミ配線３１が形成さ
れ、層間絶縁膜２３上に層間絶縁膜２４が形成される。
層間絶縁膜２４中に別のアルミ配線（図示せず）が形成
される。
縁膜２２が形成され、層間絶縁膜２２上に層間絶縁膜２
３が形成され、層間絶縁膜２３中にゲート電極１１（ワ
ード線ＷＬ）への電位設定用のアルミ配線３１が形成さ
れ、層間絶縁膜２３上に層間絶縁膜２４が形成される。
層間絶縁膜２４中に別のアルミ配線（図示せず）が形成
される。
【００３１】以下、拡散領域３５の平面形状について詳
述する。図３に示すように、拡散領域３５はビット線対
ＢＬ，バーＢＬ（ＢＬ１，バーＢＬ１、ＢＬ２，バーＢ
Ｌ２）間をＶの字状（反転Ｖの字状を含む）に形成され
る。例えば、ストレージノードコンタクトＳＮ１及びＳ
Ｎ２とビット線コンタクトＢＣ２とが形成される拡散領
域３５に着目すると、この拡散領域３５は、ビット線Ｂ
Ｌ１から反転ビット線バーＢＬ１にかかてワード線ＷＬ
１を横断しながら図中右下がりに形成される第１の領域
３５ａと、第１の領域３５ａに連続し反転ビット線バー
ＢＬ１からビット線ＢＬ１にかけてワード線ＷＬ２を横
断しながら図中右上がりで形成される第２の領域３５ｂ
とから形成される。
述する。図３に示すように、拡散領域３５はビット線対
ＢＬ，バーＢＬ（ＢＬ１，バーＢＬ１、ＢＬ２，バーＢ
Ｌ２）間をＶの字状（反転Ｖの字状を含む）に形成され
る。例えば、ストレージノードコンタクトＳＮ１及びＳ
Ｎ２とビット線コンタクトＢＣ２とが形成される拡散領
域３５に着目すると、この拡散領域３５は、ビット線Ｂ
Ｌ１から反転ビット線バーＢＬ１にかかてワード線ＷＬ
１を横断しながら図中右下がりに形成される第１の領域
３５ａと、第１の領域３５ａに連続し反転ビット線バー
ＢＬ１からビット線ＢＬ１にかけてワード線ＷＬ２を横
断しながら図中右上がりで形成される第２の領域３５ｂ
とから形成される。
【００３２】そして、拡散領域の第１の領域３５ａとビ
ット線ＢＬ１（ビット線兼用セルプレート１６）とが平
面的に重なる領域にストレージノードコンタクトＳＮ１
が設けられ、第１の領域３５ａ及び第２の領域３５ｂと
が交わる領域と反転ビット線バーＢＬ１とが平面的に重
なる領域にビット線コンタクトＢＣ２が設けられ、拡散
領域の第２の領域３５ｂとビット線ＢＬ１とが平面的に
重なる領域にストレージノードコンタクトＳＮ２が設け
られる。
ット線ＢＬ１（ビット線兼用セルプレート１６）とが平
面的に重なる領域にストレージノードコンタクトＳＮ１
が設けられ、第１の領域３５ａ及び第２の領域３５ｂと
が交わる領域と反転ビット線バーＢＬ１とが平面的に重
なる領域にビット線コンタクトＢＣ２が設けられ、拡散
領域の第２の領域３５ｂとビット線ＢＬ１とが平面的に
重なる領域にストレージノードコンタクトＳＮ２が設け
られる。
【００３３】このように、１つのビット線コンタクトに
よって２つのソース／ドレイン領域（第１の領域３５ａ
側と第２の領域３５ｂ側のソース／ドレイン領域）と対
応ビット線とを電気的に接続することにより、集積度の
向上を図ることができる。
よって２つのソース／ドレイン領域（第１の領域３５ａ
側と第２の領域３５ｂ側のソース／ドレイン領域）と対
応ビット線とを電気的に接続することにより、集積度の
向上を図ることができる。
【００３４】図４はビット線対間に形成される複数のメ
モリセル構成例を示す回路図である。同図に示すよう
に、ビット線対ＢＬ１，バーＢＬ１にｎ個のメモリセル
ＭＣ１〜ＭＣｎが設けられる。メモリセルＭＣ１〜ＭＣ
ｎはそれぞれ図１のメモリセル１と同様、メモリトラン
ジスタ２及びメモリセルキャパシタ３から構成される。
モリセル構成例を示す回路図である。同図に示すよう
に、ビット線対ＢＬ１，バーＢＬ１にｎ個のメモリセル
ＭＣ１〜ＭＣｎが設けられる。メモリセルＭＣ１〜ＭＣ
ｎはそれぞれ図１のメモリセル１と同様、メモリトラン
ジスタ２及びメモリセルキャパシタ３から構成される。
【００３５】メモリセルＭＣ１，ＭＣ２，ＭＣ５，ＭＣ
６は、ビット線ＢＬ１側にメモリセルキャパシタ３が設
けられ、反転ビット線バーＢＬ１側にメモリトランジス
タ２が設けられる。すなわち、メモリトランジスタ２の
ドレイン（ソース）が反転ビット線バーＢＬ１に接続さ
れ、ゲートが対応のワード線ＷＬ（ＷＬ１，ＷＬ２，Ｗ
Ｌ５，ＷＬ６）に接続され、ソース（ドレイン）がメモ
リセルキャパシタ３のストレージノードＮ３に接続さ
れ、メモリセルキャパシタ３のセルプレートがビット線
ＢＬ１と電気的に接続（同一配線層により一体形成）さ
れる。
６は、ビット線ＢＬ１側にメモリセルキャパシタ３が設
けられ、反転ビット線バーＢＬ１側にメモリトランジス
タ２が設けられる。すなわち、メモリトランジスタ２の
ドレイン（ソース）が反転ビット線バーＢＬ１に接続さ
れ、ゲートが対応のワード線ＷＬ（ＷＬ１，ＷＬ２，Ｗ
Ｌ５，ＷＬ６）に接続され、ソース（ドレイン）がメモ
リセルキャパシタ３のストレージノードＮ３に接続さ
れ、メモリセルキャパシタ３のセルプレートがビット線
ＢＬ１と電気的に接続（同一配線層により一体形成）さ
れる。
【００３６】一方、ＭＣ２，ＭＣ３は、ビット線ＢＬ１
側にメモリトランジスタ２が設けられ、反転ビット線バ
ーＢＬ１側にメモリセルキャパシタ３が設けられる。す
なわち、メモリトランジスタ２のドレイン（ソース）が
ビット線ＢＬ１に接続され、ゲートが対応のワード線Ｗ
Ｌ（ＷＬ３，ＷＬ４）に接続され、ソース（ドレイン）
がメモリセルキャパシタ３のストレージノードＮ３に接
続され、メモリセルキャパシタ３のセルプレートが反転
ビット線バーＢＬ１と電気的に接続（同一配線層により
一体形成）される。
側にメモリトランジスタ２が設けられ、反転ビット線バ
ーＢＬ１側にメモリセルキャパシタ３が設けられる。す
なわち、メモリトランジスタ２のドレイン（ソース）が
ビット線ＢＬ１に接続され、ゲートが対応のワード線Ｗ
Ｌ（ＷＬ３，ＷＬ４）に接続され、ソース（ドレイン）
がメモリセルキャパシタ３のストレージノードＮ３に接
続され、メモリセルキャパシタ３のセルプレートが反転
ビット線バーＢＬ１と電気的に接続（同一配線層により
一体形成）される。
【００３７】図３と図４とを比較すると、図４のメモリ
セルＭＣ１のメモリセルキャパシタ３のストレージノー
ドＮ３が図３のストレージノードコンタクトＳＮ１対応
し、同様にして、メモリセルＭＣ２，ＭＣ３，ＭＣ４，
及びＭＣ５それぞれのメモリセルキャパシタ３のストレ
ージノードＮ３が、図３のストレージノードコンタクト
ＳＮ２，ＳＮ５，ＳＮ６，及びＳＮ３に対応する。
セルＭＣ１のメモリセルキャパシタ３のストレージノー
ドＮ３が図３のストレージノードコンタクトＳＮ１対応
し、同様にして、メモリセルＭＣ２，ＭＣ３，ＭＣ４，
及びＭＣ５それぞれのメモリセルキャパシタ３のストレ
ージノードＮ３が、図３のストレージノードコンタクト
ＳＮ２，ＳＮ５，ＳＮ６，及びＳＮ３に対応する。
【００３８】以下、実施の形態のＤＲＡＭの読出し動作
について図４のメモリセルＭＣ３を読出し対象として説
明する。まず、ビット線対ＢＬ１，バーＢＬ１を同電位
（例えば、Ｖcc（電源電圧）／２にプリチャージしたす
る。このとき、全てのワード線ＷＬが“Ｌ”で全てのメ
モリトランジスタ２がオフ状態であるため、全てのメモ
リセルキャパシタ３はフローティング状態となり、何ら
影響を受けない。
について図４のメモリセルＭＣ３を読出し対象として説
明する。まず、ビット線対ＢＬ１，バーＢＬ１を同電位
（例えば、Ｖcc（電源電圧）／２にプリチャージしたす
る。このとき、全てのワード線ＷＬが“Ｌ”で全てのメ
モリトランジスタ２がオフ状態であるため、全てのメモ
リセルキャパシタ３はフローティング状態となり、何ら
影響を受けない。
【００３９】その後、ワード線ＷＬ３を選択的に“Ｈ”
にしメモリセルＭＣ３のメモリトランジスタ２をオン状
態にして、メモリセルＭＣ３のメモリセルキャパシタ３
をビット線ＢＬ１に電気的に接続する。そして、メモリ
セルＭＣ３のメモリセルキャパシタ３に蓄積された電荷
に基づきビット線ＢＬ１の電位が増減することによって
生じたビット線対ＢＬ１，バーＢＬ１間の電位差をセン
スアンプ回路４で検知増幅することに読出しを行う。
にしメモリセルＭＣ３のメモリトランジスタ２をオン状
態にして、メモリセルＭＣ３のメモリセルキャパシタ３
をビット線ＢＬ１に電気的に接続する。そして、メモリ
セルＭＣ３のメモリセルキャパシタ３に蓄積された電荷
に基づきビット線ＢＬ１の電位が増減することによって
生じたビット線対ＢＬ１，バーＢＬ１間の電位差をセン
スアンプ回路４で検知増幅することに読出しを行う。
【００４０】この際、メモリセルＭＣ３のメモリセルキ
ャパシタ３が“１”の情報（ストレージノード電位がプ
リチャージ時のビット線対ＢＬ１，バーＢＬ１より高い
状態）を蓄えていた場合、メモリセルＭＣ３のメモリセ
ルキャパシタ３によってビット線ＢＬ１の電位が上昇
し、ビット線対ＢＬ１，バーＢＬ１間の電位差をセンス
アンプ回路４で検知してビット線ＢＬ１を電源電圧Ｖc
c、反転ビット線バーＢＬ１を接地電位ＧＮＤに増幅す
る。一方、メモリセルＭＣ３のメモリセルキャパシタ３
が“０”の情報（ストレージノード電位がプリチャージ
時のビット線対ＢＬ１，バーＢＬ１より低い状態）を蓄
えていた場合、メモリセルキャパシタ３によってビット
線ＢＬ１の電位が下降し、ビット線対ＢＬ１，バーＢＬ
１間の電位差をセンスアンプ回路４で検知してビット線
ＢＬ１を接地電位ＧＮＤ、反転ビット線バーＢＬ１を電
源電圧Ｖccに増幅する。
ャパシタ３が“１”の情報（ストレージノード電位がプ
リチャージ時のビット線対ＢＬ１，バーＢＬ１より高い
状態）を蓄えていた場合、メモリセルＭＣ３のメモリセ
ルキャパシタ３によってビット線ＢＬ１の電位が上昇
し、ビット線対ＢＬ１，バーＢＬ１間の電位差をセンス
アンプ回路４で検知してビット線ＢＬ１を電源電圧Ｖc
c、反転ビット線バーＢＬ１を接地電位ＧＮＤに増幅す
る。一方、メモリセルＭＣ３のメモリセルキャパシタ３
が“０”の情報（ストレージノード電位がプリチャージ
時のビット線対ＢＬ１，バーＢＬ１より低い状態）を蓄
えていた場合、メモリセルキャパシタ３によってビット
線ＢＬ１の電位が下降し、ビット線対ＢＬ１，バーＢＬ
１間の電位差をセンスアンプ回路４で検知してビット線
ＢＬ１を接地電位ＧＮＤ、反転ビット線バーＢＬ１を電
源電圧Ｖccに増幅する。
【００４１】電源電圧Ｖccに近い電位を論理的に“Ｈ”
レベル、接地電位ＧＮＤに近い電位を論理的に“Ｌ”レ
ベルとすると、読み出し時におけるセンスアンプ回路４
による増幅の間、メモリセルＭＣ３のメモリセルキャパ
シタ３のストレージノードＮ３と反転ビット線バーＢＬ
との関係は常に論理的に反対の関係が維持されるため、
読出し動作を支障なく行うことができる。また、ビット
線対ＢＬ１，バーＢＬ１間の他のメモリセルＭＣ１，Ｍ
Ｃ２，ＭＣ４〜ＭＣｎは対応のワード線ＷＬを“Ｌ”に
設定されており、各メモリセルＭＣのメモリセルキャパ
シタ３はフローティング状態となるため、メモリセルＭ
Ｃ３以外のメモリセルＭＣに悪影響を与えることもな
い。
レベル、接地電位ＧＮＤに近い電位を論理的に“Ｌ”レ
ベルとすると、読み出し時におけるセンスアンプ回路４
による増幅の間、メモリセルＭＣ３のメモリセルキャパ
シタ３のストレージノードＮ３と反転ビット線バーＢＬ
との関係は常に論理的に反対の関係が維持されるため、
読出し動作を支障なく行うことができる。また、ビット
線対ＢＬ１，バーＢＬ１間の他のメモリセルＭＣ１，Ｍ
Ｃ２，ＭＣ４〜ＭＣｎは対応のワード線ＷＬを“Ｌ”に
設定されており、各メモリセルＭＣのメモリセルキャパ
シタ３はフローティング状態となるため、メモリセルＭ
Ｃ３以外のメモリセルＭＣに悪影響を与えることもな
い。
【００４２】書込み動作は、ビット線対ＢＬ１，バーＢ
Ｌ１の一方を電源電圧Ｖcc、他方を接地電位ＧＮＤにし
て、“Ｈ”に設定された一のワード線ＷＬに対応する選
択されたメモリセルＭＣのメモリセルキャパシタ３のみ
に対して行うことができ、選択されたメモリセルＭＣ以
外のメモリセルは対応のワード線ＷＬが“Ｌ”に設定さ
れているため、悪影響を受けることはない。
Ｌ１の一方を電源電圧Ｖcc、他方を接地電位ＧＮＤにし
て、“Ｈ”に設定された一のワード線ＷＬに対応する選
択されたメモリセルＭＣのメモリセルキャパシタ３のみ
に対して行うことができ、選択されたメモリセルＭＣ以
外のメモリセルは対応のワード線ＷＬが“Ｌ”に設定さ
れているため、悪影響を受けることはない。
【００４３】図５及び図６は、図１〜図４で示した実施
の形態のＤＲＡＭのメモリセルの製造方法を示す断面図
である。
の形態のＤＲＡＭのメモリセルの製造方法を示す断面図
である。
【００４４】同図を参照して、図５に示すように、半導
体基板１０上にＭＯＳトランジスタ３０を選択的に形成
した後、ＭＯＳトランジスタ３０のゲート電極１１上面
を層間絶縁膜１８で覆った後、選択的にソース／ドレイ
ン領域２８と接するストレージノード１４を形成する。
体基板１０上にＭＯＳトランジスタ３０を選択的に形成
した後、ＭＯＳトランジスタ３０のゲート電極１１上面
を層間絶縁膜１８で覆った後、選択的にソース／ドレイ
ン領域２８と接するストレージノード１４を形成する。
【００４５】その後、図６に示すように、ストレージノ
ード１４上に窒化膜を堆積し酸化して窒化酸化膜をパタ
ーニングしてキャパシタ誘電体膜１５を形成した後、全
面にドープドポリシリコンを堆積し、その後、ソース／
ドレイン領域２７上にドープドポリシリコンが残存し、
ビット線単位に分割されるにように、ドープドポリシリ
コンをパターニング（写真製版等を利用）して、ビット
線兼用セルプレート１６を形成する。
ード１４上に窒化膜を堆積し酸化して窒化酸化膜をパタ
ーニングしてキャパシタ誘電体膜１５を形成した後、全
面にドープドポリシリコンを堆積し、その後、ソース／
ドレイン領域２７上にドープドポリシリコンが残存し、
ビット線単位に分割されるにように、ドープドポリシリ
コンをパターニング（写真製版等を利用）して、ビット
線兼用セルプレート１６を形成する。
【００４６】以降、既存の方法で、層間絶縁膜２２〜２
４、アルミ配線３１を形成して、図２及び図３で示した
構造を得る。
４、アルミ配線３１を形成して、図２及び図３で示した
構造を得る。
【００４７】このように、本発明の実施の形態では、メ
モリセル領域の製造において、配線（導電層形成）工程
がＭＯＳトランジスタ３０のゲート電極１１を形成する
工程、ストレージノード１４を形成する工程及びビット
線兼用セルプレート１６を形成する工程の３つで済ます
ことができる。
モリセル領域の製造において、配線（導電層形成）工程
がＭＯＳトランジスタ３０のゲート電極１１を形成する
工程、ストレージノード１４を形成する工程及びビット
線兼用セルプレート１６を形成する工程の３つで済ます
ことができる。
【００４８】その結果、配線工程数を従来より減少させ
ることにより、工期短縮、原価低減等の製造コストの低
減を図ることができる。
ることにより、工期短縮、原価低減等の製造コストの低
減を図ることができる。
【００４９】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置のメモリセルキャパシタ
の一方電極はビット線対の他方のビット線と同一配線層
により一体形成されるため、ビット線とメモリセルキャ
パシタの一方電極を一度の配線（導電層形成）工程で行
うことにより、配線工程数の削減を図ることができ、そ
の結果、製造コストの低下を図ることができる。
請求項１記載の半導体記憶装置のメモリセルキャパシタ
の一方電極はビット線対の他方のビット線と同一配線層
により一体形成されるため、ビット線とメモリセルキャ
パシタの一方電極を一度の配線（導電層形成）工程で行
うことにより、配線工程数の削減を図ることができ、そ
の結果、製造コストの低下を図ることができる。
【００５０】請求項２記載の半導体記憶装置は、複数の
メモリセルはすべてビット線対間に形成され、複数のメ
モリセルそれぞれのメモリセルキャパシタにおいて、一
方電極が他方のビット線として機能するとともに、他方
電極がメモリトランジスタを介して一方のビット線に接
続されている。
メモリセルはすべてビット線対間に形成され、複数のメ
モリセルそれぞれのメモリセルキャパシタにおいて、一
方電極が他方のビット線として機能するとともに、他方
電極がメモリトランジスタを介して一方のビット線に接
続されている。
【００５１】したがって、ビット線対を同電位に設定し
た後に一の選択線によって一のメモリセルのメモリトラ
ンジスタをオンさせメモリセルキャパシタの他方電極を
一方のビット線に電気的に接続して読出し動作を行う
と、選択したメモリセルキャパシタの記憶内容に反映し
た電位差がビット線対に現れる。
た後に一の選択線によって一のメモリセルのメモリトラ
ンジスタをオンさせメモリセルキャパシタの他方電極を
一方のビット線に電気的に接続して読出し動作を行う
と、選択したメモリセルキャパシタの記憶内容に反映し
た電位差がビット線対に現れる。
【００５２】この際、非選択のメモリセルのメモリトラ
ンジスタは全てオフ状態でメモリセルキャパシタがフロ
ーティング状態となるため、非選択のメモリセルがビッ
ト線対の電位に影響を与えることはないため、ビット線
対に現れる電位差をセンスアンプ回路によって増幅する
ことにより、読出し動作を支障無く行うことができる。
ンジスタは全てオフ状態でメモリセルキャパシタがフロ
ーティング状態となるため、非選択のメモリセルがビッ
ト線対の電位に影響を与えることはないため、ビット線
対に現れる電位差をセンスアンプ回路によって増幅する
ことにより、読出し動作を支障無く行うことができる。
【００５３】請求項３記載の半導体記憶装置において、
第１及び第２のメモリトランジスタの一方電極が同一の
ビット線コンタクトによって一方のビット線に共通接続
されるため、集積度の向上が図れる。
第１及び第２のメモリトランジスタの一方電極が同一の
ビット線コンタクトによって一方のビット線に共通接続
されるため、集積度の向上が図れる。
【００５４】この発明に係る請求項４記載の半導体記憶
装置の製造方法のステップ(c)で形成される第２の導電
層は、同一配線層によってビット線と一体形成されると
もに、第１の導電層及び絶縁膜とともにメモリキャパシ
タ構成するため、メモリセルキャパシタの一方電極とビ
ット線との機能を併せもっている。
装置の製造方法のステップ(c)で形成される第２の導電
層は、同一配線層によってビット線と一体形成されると
もに、第１の導電層及び絶縁膜とともにメモリキャパシ
タ構成するため、メモリセルキャパシタの一方電極とビ
ット線との機能を併せもっている。
【００５５】すなわち、ビット線とメモリセルキャパシ
タの一方電極とを、一度の配線工程であるステップ(c)
で形成することになるため、配線工程数の削減を図るこ
とができる。
タの一方電極とを、一度の配線工程であるステップ(c)
で形成することになるため、配線工程数の削減を図るこ
とができる。
【図１】 この発明の実施の形態であるのＤＲＡＭのメ
モリセル構成を示す回路図である。
モリセル構成を示す回路図である。
【図２】 実施の形態のＤＲＡＭのメモリセル領域の断
面構造を示す断面図である。
面構造を示す断面図である。
【図３】 実施の形態のＤＲＡＭのメモリセル領域の平
面配置を示す平面図である。
面配置を示す平面図である。
【図４】 ビット線対間に形成される複数のメモリセル
構成例を示す回路図である。
構成例を示す回路図である。
【図５】 実施の形態のＤＲＡＭのメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図６】 実施の形態のＤＲＡＭのメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図７】 従来のＤＲＡＭのメモリセル構成を示す回路
図である。
図である。
【図８】 従来のＤＲＡＭのメモリセル領域の断面構造
を示す断面図である。
を示す断面図である。
【図９】 従来のＤＲＡＭのメモリセル領域の平面配置
を示す平面図である。
を示す平面図である。
【図１０】 従来のＤＲＡＭのメモリセルの製造方法を
示す断面図である。
示す断面図である。
【図１１】 従来のＤＲＡＭのメモリセルの製造方法を
示す断面図である。
示す断面図である。
【図１２】 従来のＤＲＡＭのメモリセルの製造方法を
示す断面図である。
示す断面図である。
１，ＭＣ１〜ＭＣｎ メモリセル、２ メモリトランジ
スタ、３ メモリセルキャパシタ、２７，２８ ソース
／ドレイン領域、３５ 拡散領域、ＢＣ１〜ＢＣ４ ビ
ット線コンタクト、（ＢＬ，バーＢＬ），（ＢＬ１，バ
ーＢＬ１），（ＢＬ２，バーＢＬ２） ビット線対、Ｎ
３，ＳＮ１〜ＳＮ１２ ストレージノードコンタクト。
スタ、３ メモリセルキャパシタ、２７，２８ ソース
／ドレイン領域、３５ 拡散領域、ＢＣ１〜ＢＣ４ ビ
ット線コンタクト、（ＢＬ，バーＢＬ），（ＢＬ１，バ
ーＢＬ１），（ＢＬ２，バーＢＬ２） ビット線対、Ｎ
３，ＳＮ１〜ＳＮ１２ ストレージノードコンタクト。
Claims (4)
- 【請求項１】 ビット線対と、 前記ビット線対間に設けられるメモリセルとを備え、 前記メモリセルは、 一方電極と他方電極とを有するメモリセルキャパシタ
と、 一方電極が前記ビット線対の一方のビット線に接続さ
れ、他方電極が前記メモリキャパシタの他方電極に接続
され、制御電極に選択線が接続されるメモリトランジス
タとを有し、 前記メモリセルキャパシタの一方電極は前記ビット線対
の他方のビット線と同一配線層により一体形成されるこ
とを特徴とする、半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、 前記メモリセルは複数のメモリセルを含み、前記複数の
メモリセルはすべて前記ビット線対間の領域に形成さ
れ、前記選択線は前記複数のメモリセルに対応した複数
の選択線を含み、 前記ビット線対に接続され、読出し時に前記ビット線対
間の電位差を検知して増幅するセンスアンプ回路をさら
に備える、半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、 前記選択線は第１及び第２の選択線を含み、 前記メモリセルは第１及び第２のメモリセルを含み、 前記第１のメモリセルの前記メモリトランジスタである
第１のメモリトランジスタの制御電極が前記第１の選択
線に接続され、前記第２のメモリセルの前記メモリトラ
ンジスタである第２のメモリトランジスタの制御電極が
前記第２の選択線に接続され、 前記第１及び第２のメモリトランジスタの一方電極が同
一のビット線コンタクトによって前記一方のビット線に
共通接続される、 半導体記憶装置。 - 【請求項４】 (a) 半導体基板の表面に一方電極、他方
電極及び制御電極を有するメモリトランジスタを形成す
るステップと、 (b) 前記半導体基板上に、前記メモリトランジスタの制
御電極及び一方電極とは独立し、他方電極に電気的に接
続して第１の導電層を形成するステップと、 (c) 前記第１の導電層上に絶縁膜を挟んで第２の導電層
を形成するステップとを備え、前記第２の導電層は同一
配線層によってビット線と一体形成されるともに、前記
第１の導電層及び前記絶縁膜とともにメモリキャパシタ
構成する、半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211799A JP2001044386A (ja) | 1999-07-27 | 1999-07-27 | 半導体記憶装置及びその製造方法 |
| US09/476,782 US6326659B1 (en) | 1999-07-27 | 1999-12-30 | Semiconductor memory and method of manufacturing same |
| KR1020000014712A KR20010014613A (ko) | 1999-07-27 | 2000-03-23 | 반도체 기억장치 및 그 제조방법 |
| TW089108367A TW452965B (en) | 1999-07-27 | 2000-05-03 | Semiconductor memory and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211799A JP2001044386A (ja) | 1999-07-27 | 1999-07-27 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044386A true JP2001044386A (ja) | 2001-02-16 |
Family
ID=16611809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11211799A Pending JP2001044386A (ja) | 1999-07-27 | 1999-07-27 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6326659B1 (ja) |
| JP (1) | JP2001044386A (ja) |
| KR (1) | KR20010014613A (ja) |
| TW (1) | TW452965B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI808002B (zh) | 2022-09-21 | 2023-07-01 | 向陽農業生技股份有限公司 | 養殖池全方位噴料裝置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177193A (ja) | 1984-09-25 | 1986-04-19 | Toshiba Corp | ダイナミツク型メモリ |
| US5383151A (en) * | 1993-08-02 | 1995-01-17 | Sharp Kabushiki Kaisha | Dynamic random access memory |
| JP3723599B2 (ja) * | 1995-04-07 | 2005-12-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| SG54456A1 (en) * | 1996-01-12 | 1998-11-16 | Hitachi Ltd | Semconductor integrated circuit device and method for manufacturing the same |
| US5724282A (en) * | 1996-09-06 | 1998-03-03 | Micron Technology, Inc. | System and method for an antifuse bank |
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| TW406406B (en) * | 1998-01-12 | 2000-09-21 | Siemens Ag | DRAM-cells arrangement and its production method |
| US6141270A (en) * | 1998-04-29 | 2000-10-31 | Micron Technology, Inc. | Method for cell margin testing a dynamic cell plate sensing memory architecture |
-
1999
- 1999-07-27 JP JP11211799A patent/JP2001044386A/ja active Pending
- 1999-12-30 US US09/476,782 patent/US6326659B1/en not_active Expired - Fee Related
-
2000
- 2000-03-23 KR KR1020000014712A patent/KR20010014613A/ko active IP Right Grant
- 2000-05-03 TW TW089108367A patent/TW452965B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6326659B1 (en) | 2001-12-04 |
| KR20010014613A (ko) | 2001-02-26 |
| TW452965B (en) | 2001-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7046543B2 (en) | Semiconductor memory device with improved data retention characteristics | |
| KR0175988B1 (ko) | 커패시터를 가지는 반도체 장치 | |
| US5675160A (en) | Semiconductor memory device having an internal amplification function | |
| JPS5826830B2 (ja) | 集積回路メモリ・アレイ | |
| US20010028592A1 (en) | Semiconductor memory | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| JPH07176184A (ja) | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 | |
| JPH05152544A (ja) | 半導体メモリセル | |
| US6597599B2 (en) | Semiconductor memory | |
| US5363326A (en) | Semiconductor memory device having crossed word lines, and method of operating same | |
| KR100428652B1 (ko) | 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자 | |
| KR100275193B1 (ko) | 반도체기억장치 | |
| JP2001298166A (ja) | Ｄｒａｍメモリ用の書き込み／読み出し回路 | |
| JP2001044386A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3350241B2 (ja) | 半導体記憶装置 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| JPH09213812A (ja) | Ｄｒａｍセル及びｄｒａｍ | |
| JP3208626B2 (ja) | 半導体記憶装置 | |
| JP2001185702A (ja) | 半導体記憶装置 | |
| JP2001053165A (ja) | 半導体装置およびその駆動方法 | |
| JP3601960B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP3556383B2 (ja) | 半導体記憶装置 | |
| KR940000892B1 (ko) | 다미나믹 ram용 메모리셀회로 | |
| JPS6036107B2 (ja) | 半導体記憶装置 | |
| KR19990032085A (ko) | 측방향 분극 강유전체 랜덤 액세스 메모리 및 그 제조방법과 구동방법 |