JP3556383B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にメモリセルを構成するキャパシタ部分の改良をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ダイナミック型の半導体記憶装置（ＤＲＡＭ）においては、一般的にメモリセルＭＣは図９に示すように、セルトランジスタと呼ばれる１つのトランジスタＴｒとセルキャパシタと呼ばれる１つのキャパシタＣｓから構成される。セルトランジスタＴｒのソース電極はビット線ＢＬに接続され、ゲート電極はワード線ＷＬに接続される。セルキャパシタＣｓの一方の端子（情報蓄積ノード）はセルトランジスタＴｒのドレイン電極に接続され、他方の端子はプレート電極ＰＬに接続される。
【０００３】
一般に、プレート電極の電位は電源電圧Ｖｃｃの半分の電位（Ｖｃｃ／２）に固定され、メモリセルからビット線へ情報を読み出す前に、ビット線の電位は電源電圧の半分電位（Ｖｃｃ／２）にプリチャージされ、その後にメモリセルからビット線に情報が読み出され、ビット線の電位はＶｃｃ／２＋Ｖｓ ，又はＶｃｃ／２−Ｖｓ となり、その後にセンス動作が行われる。このとき、メモリセルからビット線へ読み出される信号の量は、隣接するメモリセルからビット線へ読み出される情報の如何に拘らず一定である。ここで、Ｖｓ は読み出し信号量である。
【０００４】
ＤＲＡＭの世代が進み微細化が進むにつれ、全ビット線容量に占めるビット線間容量の割合が増大し、そのビット線間容量に起因するアレイノイズの影響が無視できなくなってきた。例えば、オープンＢＬ方式（解放型ビット線方式）を考えた場合、注目するメモリセルから“１”の情報がビット線に読み出されたときに、隣接する２つのメモリセルからは“０”の情報がビット線に読み出されたと仮定すると、２×（Ｃｂｂ／Ｃｂ）×Ｖｓ だけ読み出し信号量が減少し、読み出しマージンの減少や誤動作といった問題が生じる。ここで、Ｃｂｂはビット線間容量、Ｃｂはビット線容量、Ｖｓ は読み出し信号量である。
【０００５】
この問題を解決するものとして、従来は隣接ビット線を交差させるツイステッドＢＬ方式が用いられているが、これはその構造上フォールデッドＢＬ方式（折返しビット線方式）には適用できるが、オープンＢＬ方式には適用できない。
【０００６】
【発明が解決しようとする課題】
このように従来、ＤＲＡＭのメモリセルからビット線へ読み出される信号の量は、隣接するメモリセルから読み出される情報に如何に拘らず一定であるため、素子の微細化が進むに伴いビット線間容量に起因する読み出し信号量の減少は避けられない。また、これを解決するための従来の手法であるツイステッドＢＬ方式はフォールデッドＢＬ方式には適用できるが、オープンＢＬ方式には適用できない問題があった。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を補償することができ、読み出しマージンの拡大及び信頼性の向上をはかり得る半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
本発明の骨子は、隣接するメモリセルの情報と注目しているメモリセルの情報が異なっている場合に、読み出し信号量が増加するようなメモリセル構造を取ることにある。
【０００９】
即ち本発明は、複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、隣接する複数のメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続したことを特徴とする。
【００１０】
また本発明は、複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、同一のワード線に接続されている複数の隣接するメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続したことを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１） ビット線はオープンＢＬ方式で配置され、ノイズ補償用キャパシタは、隣接するビット線にそれぞれ接続された各メモリセル間に接続されていること。
（２） ビット線はフォールデッドＢＬ方式で配置され、ノイズ補償用キャパシタは、異なるＢＬ対の隣接するメモリセル間に接続されていること。
（３） ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードの側面間に浮遊電極を挟んで形成されていること。
（４） 浮遊電極は、セルキャパシタのプレート電極と同じ材料であり、プレート電極と同時に形成されていること。
（５） ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードを一部重ね合わせた部分に形成されていること。
（作用）
本発明によれば、隣接する複数のメモリセルのセルキャパシタの情報蓄積ノード間に接続されたノイズ補償用キャパシタの存在により、情報読み出し時の信号量が次のように変化する。即ち、隣接するメモリセルのセルキャパシタ内に蓄積された情報が同じ場合、ノイズ補償用キャパシタの両端電位は等しいためにこのキャパシタには電荷は蓄積されず、このキャパシタはないのと等価となり、この場合は従来と同様に信号を読み出すことができる。蓄積された情報が異なる場合、ノイズ補償用キャパシタの両端の電位差はＶｃｃ（電源電圧）となるため、このキャパシタが読み出し信号量を増加させる方向に働き、読み出し信号量を増加させることができる。従って、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を無効化することができ、読み出しマージンの拡大及び信頼性の向上をはかることが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤＲＡＭのメモリセルを示す等価回路図である。ＢＬはビット線を、ＷＬはワード線を、ＭＣはメモリセルを、Ｔｒはセルトランジスタを、Ｃｓはセルキャパシタを、Ｃｓｓはメモリセルのキャパシタ間に設置されるノイズ補償用キャパシタを示している。また、ＳＮは情報蓄積ノード（ストレージノード）、ＰＬはプレート電極を示している。
【００１３】
１つのセルトランジスタＴｒと１つのセルキャパシタＣｓからメモリセルＭＣが構成される基本構成は従来と同様であるが、本実施形態ではこれに加えて、隣接するメモリセルＭＣのセルキャパシタＣｓのストレージノードＳＮ間にノイズ補償用キャパシタＣｓｓが接続されている。
【００１４】
本実施形態において、ＭＣ０ とＭＣ１ に同じ情報が格納されていた場合、Ｃｓｓの両端の電位は等しいためＣｓｓには電荷は蓄積されず、つまりＣｓｓは存在しないのと等価となり、従来と同様の読み出し信号量
Ｖｓ ＝Ｃｓ／（Ｃｓ＋Ｃｂ）×Ｖｃｃ／２
がＢＬに読み出される。ここで、Ｖｃｃは電源電圧、Ｃｂはビット線容量である。
【００１５】
一方、ＭＣ０ とＭＣ１ に異なる情報が格納されていた場合、Ｃｓｓの両端には電源電圧Ｖｃｃが印加されるためにＣｓｓにはＣｓｓ・Ｖｃｃだけ電荷が蓄積される。そのために従来と比べて
Ｖｓ’＝２Ｃｓｓ／（２Ｃｓｓ＋Ｃｂ）×Ｖｃｃ／２
だけ多くの信号量がＢＬに読み出される。これにより、ビット線間容量によって生じる隣接ＢＬからのノイズを無効化することが可能となる。
【００１６】
このように本実施形態によれば、隣接するメモリセルのセルキャパシタのストレージノード間にノイズ補償用キャパシタを接続した構成とすることにより、特に隣接するメモリセルから異なる情報が読み出される場合に、読み出し信号量を増加させることができる。従って、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を補償することができ、読み出しマージンの拡大及び信頼性の向上をはかることが可能となる。
【００１７】
これは、ビット線間容量の割合の増大に対する有効な解決策であり、今後のＤＲＡＭにおける素子の微細化及び高集積化に対して多大な効果を発揮すると期待される。
（第２の実施形態）
図２は、本発明の第２の実施形態に係わるＤＲＡＭのメモリセルを示す等価回路図である。
【００１８】
本実施形態は、同じＷＬに接続される全ての隣接メモリセル間にノイズ補償用キャパシタＣｓｓが設置された場合の例である。
本実施形態も第１の実施形態と同様に、Ｃｓｓによりビット線間容量によって生じる隣接ＢＬからのノイズを無効化することができる。特に、ＢＬ（ｍ）に対して隣接するＢＬ（ｍ−１），ＢＬ（ｍ＋１）の両方にＢＬ（ｍ）とは異なる情報が読み出される場合、２つのノイズ補償用キャパシタＣｓｓ（ｍ−１），Ｃｓｓ（ｍ）が働きその相乗効果によって、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少をより有効に補償することが可能となる。
（第３の実施形態）
図３は、本発明の第３の実施形態に係わるＤＲＡＭのメモリセル配置を示す図であり、本発明をオープンＢＬ方式に適用した例である。基本的には、第２の実施形態と同様である。
【００１９】
ここで、ＳＡはセンスアンプ、／ＢＬはＢＬと対を成すビット線を表す。同じＷＬに接続される全ての隣接メモリセルの間にはノイズ補償用キャパシタＣｓｓが設置され、これによりビット線間容量に起因するアレイノイズを無効化する。
【００２０】
例えばＢＬ（ｍ）に注目した場合、ＢＬ（ｍ−１）からのアレイノイズはＣｓｓ（ｍ）の効果によって無効化され、ＢＬ（ｍ＋１）からのアレイノイズはＣｓｓ（ｍ＋１）によって無効化される。
【００２１】
従来、オープンＢＬ方式においては、ツイステッドＢＬ方式などを適用することは原理的に不可能で、ビット線間容量に起因するアレイノイズを無効化する手段は存在しなかったが、本発明によりそれが可能となる。
（第４の実施形態）
図４は、本発明の第４の実施形態に係わるＤＲＡＭのメモリセル配置を示す図であり、本発明をフォールデッドＢＬ方式に適用した例である。
【００２２】
フォールデッドＢＬ方式の場合、同一のＢＬ対には同一ＷＬに接続されるメモリセルは存在せず、同一ＢＬ対ではＷＬ方向に隣接するメモリセルはない。しかし、異なるＢＬ対では同一ＷＬに接続されるメモリセルが存在し、これらを隣接させることができる。そして本実施形態では、この異なるＢＬ対間で隣接するメモリセル間にＣｓｓを設置している。
【００２３】
このようにフォールデッドＢＬ方式の場合は、そのメモリセルの配置関係から２つ以上のメモリセル間にＣｓｓを設置することができない。しかし、上記のように構成することにより、ビット線間容量に起因するアレイノイズをオープンＢＬ方式と同様に無効化することができる。
【００２４】
例えばＢＬ（ｍ）とＷＬ（ｎ）に注目し、ＷＬ（ｎ）が活性化されてＭＣ（ｎ，ｍ−１），ＭＣ（ｎ，ｍ），ＭＣ（ｎ，ｍ＋１）からビット線に情報が読み出された場合を考える。
【００２５】
ここで、ＭＣ（ｎ，ｍ−１）には“０”の情報が、ＭＣ（ｎ，ｍ）には“１”の情報が、ＭＣ（ｎ，ｍ＋１）には“１”の情報が格納されていると考える。このとき、ＢＬ´（ｍ−１）からＢＬ（ｍ）へのアレイノイズは、Ｃｓｓ（ｎ，ｍ）によって無効化される。また、ＢＬ´（ｍ＋１）からＢＬ（ｍ＋１）へのアレイノイズは無効化されないために、ＢＬ´（ｍ＋１）からＢＬ（ｍ＋１）を介してＢＬ´（ｍ）へのアレイノイズは無効化できないが、このように間にビット線を介して影響を与えるアレイノイズは
Ｖ（ｎｏｉｓｅ ）＝（（Ｃｂｂ／Ｃｂ）^２ ｝×Ｖｓ
で表されるように非常に小さいため、その影響は無視できる。
【００２６】
このように、フォールデッドＢＬ方式においても、本発明により隣接ビット線からのビット線間容量に起因するアレイノイズは無効化される。
（第５の実施形態）
図５は、本発明の第５の実施形態に係わるＤＲＡＭのメモリセル構造を示すもので、ワード線と平行方向の断面図であり、スタック型メモリセルの例を示したものである。
【００２７】
図中の５１は半導体基板、５２は素子分離領域、５３はソース・ドレイン拡散層、５４は層間絶縁膜、５５はビット線、５６はストレージノード（電荷蓄積領域）ＳＮ、５７はキャパシタ絶縁膜、５８はプレート電極である。
【００２８】
基本的な構成はビット線先作りの従来装置と同じであるが、本実施形態では、ストレージノード５６の一側面が別のストレージノード５６の一側面とキャパシタ絶縁膜５７を挟んで近接配置され、この間にノイズ補償用キャパシタＣｓｓを形成している。即ち、ストレージノード５６の側面の一つがセルキャパシタではなく、隣接するセルキャパシタ間でのノイズ補償用キャパシタＣｓｓを構成している。
【００２９】
このような構成であれば、前記図１に示した等価回路と同様の回路構成となるため、第１の実施形態と同様に、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を補償することができる。そしてこの場合、新たにノイズ補償用キャパシタＣｓｓを形成する領域を設ける必要もなく、隣接するメモリセルのストレージノードをキャパシタ絶縁膜を挟んで近接配置されるだけでよいので、セル面積の増加を招くことがない。従って、メモリセルの微細化及び高集積化に対して極めて有効である。
（第６の実施形態）
図６は、本発明の第６の実施形態に係わるＤＲＡＭのメモリセル構造を示すもので、ワード線と平行方向の断面図であり、スタック型メモリセルの例を示したものである。なお、図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３０】
この実施形態が先の第５の実施形態と異なる点は、隣接するセルキャパシタのストレージノード５６間にキャパシタ絶縁膜５７を介して浮遊電極６１を設置したことである。この浮遊電極６１はいかなる電位にも固定されていないため、等価回路的には、第５の実施形態と同様の構成となる。従って、第５の実施形態と同様の効果が得られる。
（第７の実施形態）
図７は、本発明の第７の実施形態に係わるＤＲＡＭのメモリセル構造を示すもので、ワード線と平行方向の断面図であり、スタック型メモリセルの例を示したものである。なお、図６と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
基本的な構成は第６の実施形態と同様であるが、本実施形態は浮遊電極６１の形成方法に特徴がある。即ち、第６の実施形態と同様に、隣接するセルキャパシタのストレージノード５６間には浮遊電極６１が設置されるが、この浮遊電極６１はプレート電極５８の形成と同時に堆積され、その後にＡ，Ａ´部分を取り除くことで形成される。
【００３２】
従って本実施形態では、第６の実施形態と同様の効果が得られるのは勿論のこと、浮遊電極形成のための製造プロセスがＡ，Ａ´のエッチングのみとなり、浮遊電極形成のためのプロセス工程数の増加を最小限に抑えることができる。
（第８の実施形態）
図８は、本発明の第８の実施形態に係わるＤＲＡＭのメモリセル構造を示すもので、ワード線と平行方向の断面図であり、スタック型メモリセルの例を示したものである。
【００３３】
図中の８１は半導体基板、８２は素子分離絶縁膜、８３はソース・ドレイン拡散層、８４は層間絶縁膜、８５はビット線、８６はストレージノード（電荷蓄積領域）ＳＮ、８７はキャパシタ絶縁膜、８８はプレート電極である。
【００３４】
基本的な構成はビット線先作りの従来装置と同じであるが、本実施形態では、隣接するメモリセルのストレージノード８６を一部重ならせ、その重なった部分でノイズ補償用キャパシタＣｓｓを形成している。
【００３５】
このような構成であれば、前記図１に示した等価回路と同様の回路構成となるので、第１の実施形態と同様に、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を補償することができる。そしてこの場合も、新たにノイズ補償用キャパシタＣｓｓを形成する領域を設ける必要もなく、隣接するメモリセルのストレージノードを一部重ならせるだけでよいので、セル面積の増加を招くことがない。従って、メモリセルの微細化及び高集積化に対して極めて有効である。
【００３６】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではＤＲＡＭを例に取り説明したが、本発明は必ずしもＤＲＡＭに限られず、情報蓄積用のキャパシタを有するメモリセルであれば適用することができる。また、ノイズ補償用キャパシタは、基本的には同一のワード線に接続されている複数の隣接するメモリセル間に接続するのであるが、複数のワード線を同時に駆動する構成であれば、異なるワード線に接続されたメモリセル間に接続することも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３７】
【発明の効果】
以上詳述したように本発明によれば、隣接するメモリセルのセルキャパシタの情報蓄積ノード間にノイズ補償用キャパシタを形成することにより、隣接するメモリセルの情報と注目しているメモリセルの情報が異なっている場合に、読み出し信号量が増加するようなメモリセル構造を取ることができる。従って、フォールデッドＢＬ方式、オープンＢＬ方式のいずれにおいても、ビット線間容量に起因するアレイノイズによる読み出し信号量の減少を補償することができ、読み出しマージンの拡大及び信頼性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＤＲＡＭのメモリセルを示す等価回路図。
【図２】第２の実施形態に係わるＤＲＡＭのメモリセルを示す等価回路図。
【図３】第３の実施形態に係わるＤＲＡＭのメモリセル配置を示す模式図。
【図４】第４の実施形態に係わるＤＲＡＭのメモリセル配置を示す模式図。
【図５】第５の実施形態に係わるＤＲＡＭのメモリセル構造を示す断面図。
【図６】第６の実施形態に係わるＤＲＡＭのメモリセル構造を示す断面図。
【図７】第７の実施形態に係わるＤＲＡＭのメモリセル構造を示す断面図。
【図８】第８の実施形態に係わるＤＲＡＭのメモリセル構造を示す断面図。
【図９】従来のＤＲＡＭのメモリセルを示す等価回路図。
【符号の説明】
ＷＬ…ワード線
ＢＬ，／ＢＬ…ビット線
Ｔｒ…セルトランジスタ
Ｃｓ…セルキャパシタ
ＭＣ…メモリセル
Ｃｓｓ…ノイズ補償用キャパシタ
ＰＬ…プレート電極
ＳＡ…センスアンプ
ＳＮ…ストレージノード（情報蓄積ノード）
５１，８１…半導体基板
５２，８２…素子分離絶縁膜
５３，８３…ソース・ドレイン拡散層
５４，８４…層間絶縁膜
５５，８５…ビット線
５６，８６…ストレージノード（情報蓄積ノード）
５７，８７…キャパシタ絶縁膜
５８，８８…プレート電極
６１…浮遊電極

Claims (7)

1. 複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、
   隣接する複数のメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続してなり、
   前記ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードの側面間に浮遊電極を挟んで形成されていることを特徴とする半導体記憶装置。
2. 複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、
   隣接する複数のメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続してなり、
   前記ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードを一部重ね合わせた部分に形成されていることを特徴とする半導体記憶装置。
3. 複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、
   同一のワード線に接続されている複数の隣接するメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続してなり、
   前記ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードの側面間に浮遊電極を挟んで形成されていることを特徴とする半導体記憶装置。
4. 複数本のワード線と複数本のビット線が交差して配置され、これらの交差部にセルトランジスタとセルキャパシタからなるメモリセルが配置された半導体記憶装置において、
   同一のワード線に接続されている複数の隣接するメモリセルのセルキャパシタの情報蓄積ノード間に、ノイズ補償用キャパシタを接続してなり、
   前記ノイズ補償用キャパシタは、スタック構造に形成されたセルキャパシタの隣接する情報蓄積ノードを一部重ね合わせた部分に形成されていることを特徴とする半導体記憶装置。
5. 前記浮遊電極は、前記セルキャパシタのプレート電極と同じ材料であり、プレート電極と同時に形成されていることを特徴とする請求項１又は３記載の半導体記憶装置。
6. 前記ビット線は解放型ビット線方式で配置され、前記ノイズ補償用キャパシタは、隣接するビット線にそれぞれ接続された各メモリセル間に接続されていることを特徴とする請求項１〜４の何れかに記載の半導体記憶装置。
7. 前記ビット線は折返し型ビット線方式で配置され、前記ノイズ補償用キャパシタは、異なるビット線対の隣接するメモリセル間に接続されていることを特徴とする請求項１〜４の何れかに記載の半導体記憶装置。

Images