JPS6114746A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6114746A JPS6114746A JP59135437A JP13543784A JPS6114746A JP S6114746 A JPS6114746 A JP S6114746A JP 59135437 A JP59135437 A JP 59135437A JP 13543784 A JP13543784 A JP 13543784A JP S6114746 A JPS6114746 A JP S6114746A
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- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にビット線間の結合
を減少せしめる構造を備えた半導体記憶装置に関する。
を減少せしめる構造を備えた半導体記憶装置に関する。
半導体記憶装置において、高密度高集積化が進み且つ動
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
特に情報がキャパシタに蓄積されるダイナミック型の随
時書込み読出し可能な半導体記憶装置（Ｄ−ＲＡＭ）で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のＤ
−ＲＡＭにおいて、高密度高集積化を図り該Ｄ−ＲＡＭ
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
時書込み読出し可能な半導体記憶装置（Ｄ−ＲＡＭ）で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のＤ
−ＲＡＭにおいて、高密度高集積化を図り該Ｄ−ＲＡＭ
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
第２図は、高集積度を得るためにスタックドキャパシタ
構造を用いているオーブンピント線方式のＤ−ＲＡＭの
従来構造を示す平面図＋ａｌ、Ａ−Ａ断面図ｆｂｌ及び
＋３−Ｂ断面図ｆｃｌである。
構造を用いているオーブンピント線方式のＤ−ＲＡＭの
従来構造を示す平面図＋ａｌ、Ａ−Ａ断面図ｆｂｌ及び
＋３−Ｂ断面図ｆｃｌである。
図中、１は半導体基板、２は分離絶縁膜、３はソース拡
散領域、４はドレイン拡散領域、５はゲート絶縁膜、６
ａ、６ｂ、６ｃは一層目の多結晶シリコン層（ＰＡ）よ
りなるワード線、７は第１の眉間絶縁膜、８ａ、８ｂ、
８ｃは二層目の多結晶シリコンｆｉｔ（ＰＢ）よりなる
第１のキャパシタ電極、９は誘電体膜、１０は三層目の
多結晶シリコン層（ＰＣ）よりなる第２のキャパシタ電
極、１１は第２のキャパシタ電極に形成された窓部、１
２は第２の眉間絶縁膜、１３ａはソース領域とビット線
を接続するコンタクト窓、１３ｂは第１のキャパシタ電
極とドレイン拡散領域を接続するコンタクト窓、１４ａ
、 １４ｂ、 １４ｃはアルミニウムよりなるビット線
、１５はカバー絶縁膜を示している。
散領域、４はドレイン拡散領域、５はゲート絶縁膜、６
ａ、６ｂ、６ｃは一層目の多結晶シリコン層（ＰＡ）よ
りなるワード線、７は第１の眉間絶縁膜、８ａ、８ｂ、
８ｃは二層目の多結晶シリコンｆｉｔ（ＰＢ）よりなる
第１のキャパシタ電極、９は誘電体膜、１０は三層目の
多結晶シリコン層（ＰＣ）よりなる第２のキャパシタ電
極、１１は第２のキャパシタ電極に形成された窓部、１
２は第２の眉間絶縁膜、１３ａはソース領域とビット線
を接続するコンタクト窓、１３ｂは第１のキャパシタ電
極とドレイン拡散領域を接続するコンタクト窓、１４ａ
、 １４ｂ、 １４ｃはアルミニウムよりなるビット線
、１５はカバー絶縁膜を示している。
このような従来構造においては、集積度が高まりビット
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）の性能
低下や誤動作の問題を生ずる。
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置（メモリ）の性能
低下や誤動作の問題を生ずる。
以下その理由を、第３図〜第７図を用いて説明する。
第３図は上記スタックドキャパシタ構造を有するオープ
ンビット線方式のＤ−ＲＡＭの回路図を示したものであ
る。
ンビット線方式のＤ−ＲＡＭの回路図を示したものであ
る。
このように該オープンビット線方式のＤ−ＲＡＭにおい
ては、センスアンプＳＡ、ＳＡＩの左右にＢＬｉ、ＢＬ
ｉ −ＢＬｚ、ＢＬｚ 、ＢＬｉ、Ｂｌ−＋等複数のビ
ット線ＢＬ、ＢＬの対が平行に並んで接続されており、
該ビット綿とマトリクス状に交差するＷＬ、ＷＬ、＃複
数のワード線との交点にはそれぞれトランジスタＴｒと
キャパシタＣよりなる１トランジスタ・１キヤパシタ構
造のメモリセルＭＣが接続されてなっている。
ては、センスアンプＳＡ、ＳＡＩの左右にＢＬｉ、ＢＬ
ｉ −ＢＬｚ、ＢＬｚ 、ＢＬｉ、Ｂｌ−＋等複数のビ
ット線ＢＬ、ＢＬの対が平行に並んで接続されており、
該ビット綿とマトリクス状に交差するＷＬ、ＷＬ、＃複
数のワード線との交点にはそれぞれトランジスタＴｒと
キャパシタＣよりなる１トランジスタ・１キヤパシタ構
造のメモリセルＭＣが接続されてなっている。
上記構造においては、読出しに際して僅かの電圧しかビ
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
次に読出し動作を、第４図に示す電位変動図及び第３図
の模式回路図によって、更に詳しく説明する。
の模式回路図によって、更に詳しく説明する。
なお第４図において、ｔａ＋は“Ｏ″リード場合、ｆｂ
ｌは“１”リードの場合をそれぞれ表しており、“０”
リードの場合はセルにＶ３３電位が、“１”リードの場
合はセルにＶＣＣ電位がそれぞれ貯えられている。
ｌは“１”リードの場合をそれぞれ表しており、“０”
リードの場合はセルにＶ３３電位が、“１”リードの場
合はセルにＶＣＣ電位がそれぞれ貯えられている。
読出しに際しては、セルを呼び出すのに先立って、ビッ
ト線ＢＬ及びＢＬをＶＣＣとＶＳＳの電位差の１／２の
電圧にチャージアップしてフローティング状態にしてか
ら、ワード線ＷＬをハイ（ｈｉｇｈ）に上げて所望のセ
ル列が呼び出される。
ト線ＢＬ及びＢＬをＶＣＣとＶＳＳの電位差の１／２の
電圧にチャージアップしてフローティング状態にしてか
ら、ワード線ＷＬをハイ（ｈｉｇｈ）に上げて所望のセ
ル列が呼び出される。
そして例えばビット線ＢＬｌによって選ばれたセルＭＣ
ＩのキャパシタＣ，にＶｉａ電位の情報が貯えられてい
た場合は、第４図（ａｌに示す“０”リードの場合の電
位変動図のように、１／２ Ｖｃｃ電圧にあったビット
線ＢＬ１からＶ。電位にあるキャパシタＣ＋に電荷が流
れ込んで、ビット線ＢＬ＋の電位がΔＶＩＬだけ僅かに
低下する。
ＩのキャパシタＣ，にＶｉａ電位の情報が貯えられてい
た場合は、第４図（ａｌに示す“０”リードの場合の電
位変動図のように、１／２ Ｖｃｃ電圧にあったビット
線ＢＬ１からＶ。電位にあるキャパシタＣ＋に電荷が流
れ込んで、ビット線ＢＬ＋の電位がΔＶＩＬだけ僅かに
低下する。
又ビット線ＢＬｉによって選ばれたセルＭＣＩのキャパ
シタＣ８に■。、電位の情報が貯えられていた場合は、
第４回申）に示す“１′リードの場合の電位変動図のよ
うに、１／２Ｖｃｃ電圧にあったビット線ＢＬ、に、Ｖ
ＣＣ電位で情報が貯えられていたキャパシタＣ１から電
荷が流れ込んで、該ビット線の電位がΔＶｌｌ＋、たけ
僅かに上昇する。
シタＣ８に■。、電位の情報が貯えられていた場合は、
第４回申）に示す“１′リードの場合の電位変動図のよ
うに、１／２Ｖｃｃ電圧にあったビット線ＢＬ、に、Ｖ
ＣＣ電位で情報が貯えられていたキャパシタＣ１から電
荷が流れ込んで、該ビット線の電位がΔＶｌｌ＋、たけ
僅かに上昇する。
そしてこれらの電位の変化Δ■１がセンスアンプによっ
て対のピント線ＢＬＩの変化しない電位と比較増幅され
て１０”もしくは“１”の情報として読み出される。
て対のピント線ＢＬＩの変化しない電位と比較増幅され
て１０”もしくは“１”の情報として読み出される。
この電位の変化は下記第１式の如くなる。
ΔＶＩＬ−（１／２）ＶＣＣＣｓ
／（ＣＩＬ＋Ｃ８） ・・・・・（１）ここで、Ｃｓ
はセルキャパシタ（Ｃｉ ）の容量、ＣＩＩＬはビット
線（ＢＬｉ ＞の容量である。
はセルキャパシタ（Ｃｉ ）の容量、ＣＩＩＬはビット
線（ＢＬｉ ＞の容量である。
実際の場合ＣＢＬは第５図の模式回路図に示すように、
該ビット線の下部に配設されている電極配線や拡散層等
の固定電極に対するＣａ１ｌ という結合容量と、隣接
して平行に走っている複数のビット線に対して持つ大き
な結合容量Ｃ□２の二つに分けられる。
該ビット線の下部に配設されている電極配線や拡散層等
の固定電極に対するＣａ１ｌ という結合容量と、隣接
して平行に走っている複数のビット線に対して持つ大き
な結合容量Ｃ□２の二つに分けられる。
このような状態においてΔＶＩＩＬが読出しに際してど
のようになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからＣ
ａｔ□即ち他のビット線に対する容量は見えなくなり、
第６図（ａｌ、 （ｂ）の電位変動図のように“０”リ
ードの場合も“１”リードの場合もΔＶＩＬ’の振幅は
大きくとれるので特に問題はない。
のようになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからＣ
ａｔ□即ち他のビット線に対する容量は見えなくなり、
第６図（ａｌ、 （ｂ）の電位変動図のように“０”リ
ードの場合も“１”リードの場合もΔＶＩＬ’の振幅は
大きくとれるので特に問題はない。
この状態を表したのが下記第２式である。
ΔＶ＋＋ｔ ’ ＝ （１／２） ＶｃｃＣｓ／ （Ｃ
ｇｔ＋ ＋ Ｃｓ ） ・・・・（２）然しなから
１ビツトのみが逆情報になった場合即ちビット線ＢＬＩ
が“ｌ”情報で他のビット線が総て“０”情報である場
合は第７図ｔａｌの電位変動図に示すように、又ビット
線ＢＬｉが“０”情報で他のビット線が総て“１″情報
である場合は第７図［ｂ）の電位変動図に示すように、
それぞれ隣接するビット線との結合によりキャパシタＣ
３或いはピント線ＢＬＩに蓄積されていた電萄が消費さ
れるので差電圧Δ■ｌｌＬ＃の振幅は非常に小さくなり
、時には情報の逆転という問題を生ずる。
ｇｔ＋ ＋ Ｃｓ ） ・・・・（２）然しなから
１ビツトのみが逆情報になった場合即ちビット線ＢＬＩ
が“ｌ”情報で他のビット線が総て“０”情報である場
合は第７図ｔａｌの電位変動図に示すように、又ビット
線ＢＬｉが“０”情報で他のビット線が総て“１″情報
である場合は第７図［ｂ）の電位変動図に示すように、
それぞれ隣接するビット線との結合によりキャパシタＣ
３或いはピント線ＢＬＩに蓄積されていた電萄が消費さ
れるので差電圧Δ■ｌｌＬ＃の振幅は非常に小さくなり
、時には情報の逆転という問題を生ずる。
この状態を表したのが、下記第３式である。
ΔＶａｔ’ −（（１／２） ＶｃｃＣｓ／ （Ｃｇｔ
＋ ＋ Ｃｌ１１２ ＋ Ｃｓ ） ）−〔ΔＶＩＩＬ
’ ＣＢＬＩ ／ （ＣＢＬＩ ＋Ｃ＋＋ｔｚ ＋ ＣＳ） ）−（
（１／２） ＶｃｃＣｓ ／ （ＣＢ＋−十ＣＩＬ□ 十Ｃ５））ｘ （１−ＣＢ
ＬＩ ／ （Ｃ＋＋ｔ＋ ＋Ｃｓ） ）・ ・ ・（
３） ここで、 ΔＶ＋＋ｔ’ −（１／２）ＶｃｃＣｓ／ （Ｃ＋＋ｔ
＋ ＋Ｃ５）Ｄ−ＲＡ Ｍにおいてセルキャパシタの
容１ｃｓは非常に小さいので、上記の式はビット線とビ
ット線下部の固定電極との間の結合容量ｃｅｔ＋に比べ
てビット線間の結合容量ＣＩＬ！が大きくなった際には
、Δ■１″がマイナスになって情報が反転することがあ
り得ることを示している。
＋ ＋ Ｃｌ１１２ ＋ Ｃｓ ） ）−〔ΔＶＩＩＬ
’ ＣＢＬＩ ／ （ＣＢＬＩ ＋Ｃ＋＋ｔｚ ＋ ＣＳ） ）−（
（１／２） ＶｃｃＣｓ ／ （ＣＢ＋−十ＣＩＬ□ 十Ｃ５））ｘ （１−ＣＢ
ＬＩ ／ （Ｃ＋＋ｔ＋ ＋Ｃｓ） ）・ ・ ・（
３） ここで、 ΔＶ＋＋ｔ’ −（１／２）ＶｃｃＣｓ／ （Ｃ＋＋ｔ
＋ ＋Ｃ５）Ｄ−ＲＡ Ｍにおいてセルキャパシタの
容１ｃｓは非常に小さいので、上記の式はビット線とビ
ット線下部の固定電極との間の結合容量ｃｅｔ＋に比べ
てビット線間の結合容量ＣＩＬ！が大きくなった際には
、Δ■１″がマイナスになって情報が反転することがあ
り得ることを示している。
以上の説明した理由により、従来構造を有するオープン
ビット線方式のＤ−ＲＡＭにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
ビット線方式のＤ−ＲＡＭにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
上記問題点は、並んで配設される複数のビット線の上部
に、該複数のビット線上を覆い且つ一電位に接続された
、一体構造の導電体層が設けられる本発明による半導体
記憶装置によって解決される。
に、該複数のビット線上を覆い且つ一電位に接続された
、一体構造の導電体層が設けられる本発明による半導体
記憶装置によって解決される。
即ち本発明の半導体記憶装置においては、並んで配設さ
れるビット線の上部に該ビット線に接近させて、−電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
れるビット線の上部に該ビット線に接近させて、−電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
以下本発明を、図に示す実施例により具体的に説明する
。
。
第１図はスタックドキャパシタ構造を有するオープンビ
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図（ａｌ、Ａ−Ａ断面図ｆｂｌ及びＢ−Ｂ断面図（Ｃ
）である。
ット線方式のＤ−ＲＡＭにおける本発明の一実施例の平
面図（ａｌ、Ａ−Ａ断面図ｆｂｌ及びＢ−Ｂ断面図（Ｃ
）である。
図において、１は半導体基板、２は分離絶縁膜、３はソ
ース拡散領域、４はドレイン拡散領域、５はゲート絶縁
膜、６ａ、６ｂ、６ｃは一層目の多結晶シリコン層（Ｐ
Ａ）よりなるワード線、７は第１の眉間絶縁膜、３ａ、
８ｂ、８ｃは二層目の多結晶シリコン層（ＰＢ）よりな
る第１のキャパシタ電極、９は誘電体膜、１０は三層目
の多結晶シリコン層＜ｐｃ＞よりなる第２のキャパシタ
電極、１１は第２のキャパシタ電極に形成された窓部、
１２は第２の眉間絶縁膜、１３ａはソース領域とビット
線を接続するコンタクト窓、１３ｂは第１のキャパシタ
電極とドレイン領域を接続するコンタクト窓、１４ａ、
１４ｂ、 １４ｃはアルミニウムよりなるビット線、
１５はカバー絶縁膜、１６は第３の層間絶縁膜、１７は
アルミニウム層等よりなる固定電位電極層を示す。
ース拡散領域、４はドレイン拡散領域、５はゲート絶縁
膜、６ａ、６ｂ、６ｃは一層目の多結晶シリコン層（Ｐ
Ａ）よりなるワード線、７は第１の眉間絶縁膜、３ａ、
８ｂ、８ｃは二層目の多結晶シリコン層（ＰＢ）よりな
る第１のキャパシタ電極、９は誘電体膜、１０は三層目
の多結晶シリコン層＜ｐｃ＞よりなる第２のキャパシタ
電極、１１は第２のキャパシタ電極に形成された窓部、
１２は第２の眉間絶縁膜、１３ａはソース領域とビット
線を接続するコンタクト窓、１３ｂは第１のキャパシタ
電極とドレイン領域を接続するコンタクト窓、１４ａ、
１４ｂ、 １４ｃはアルミニウムよりなるビット線、
１５はカバー絶縁膜、１６は第３の層間絶縁膜、１７は
アルミニウム層等よりなる固定電位電極層を示す。
図のように本発明の構造においては、ビット線１４ａ、
１４ｂ、 １４ｃ等以下を従来と同様に形成し、該ビ
ット線１４ａ、 ＋４ｂ、 ＋４ｃ等の上部に第３の眉
間絶縁膜１６を介して、例えばアルミニウム（Ａｉ’）
等の導電体層よりなり、図中に模式的に示すように例え
ばＶＳＳ電位に接続された固定電極層１７が配設される
。
１４ｂ、 １４ｃ等以下を従来と同様に形成し、該ビ
ット線１４ａ、 ＋４ｂ、 ＋４ｃ等の上部に第３の眉
間絶縁膜１６を介して、例えばアルミニウム（Ａｉ’）
等の導電体層よりなり、図中に模式的に示すように例え
ばＶＳＳ電位に接続された固定電極層１７が配設される
。
ここで第３の層間絶縁膜１６の厚さは、ビット線間隔の
数分の一程度、即ち１μｍ程度が適切である。
数分の一程度、即ち１μｍ程度が適切である。
又固定電極層１７は電流を流さないので、２０００〜３
０００ 人程度の厚さが有れば充分である。
０００ 人程度の厚さが有れば充分である。
このような構造にすることにより同図（Ｃ１に示すよう
に、ビット線１４ａ、 １４ｂ、 １４ｃ等から生ずる
電気力線ｅは隣接するビット線間の一部を除いてその殆
ど大部分が固定電極Ｎ１７に吸収されるので、ビット線
相互間の結合が大幅に減少し、ビット線間の結合による
情報検出感度の低下や誤動作が防止される。
に、ビット線１４ａ、 １４ｂ、 １４ｃ等から生ずる
電気力線ｅは隣接するビット線間の一部を除いてその殆
ど大部分が固定電極Ｎ１７に吸収されるので、ビット線
相互間の結合が大幅に減少し、ビット線間の結合による
情報検出感度の低下や誤動作が防止される。
なお本発明は、以−■−の説明に用いたスタック１′キ
ヤパシタ構造を有するオープンビット線方式のＤ−ＲＡ
Ｍ以外の半導体記憶装置にも勿論適用される。
ヤパシタ構造を有するオープンビット線方式のＤ−ＲＡ
Ｍ以外の半導体記憶装置にも勿論適用される。
以」−説明したように本発明によれば、平行に並んで配
設されるビット線間の結合が大幅に減少出来るので、記
憶情報の検出感度の低下や誤動作を生ずることのない高
密度高集積化された半導体記憶装置の製造が可能になる
。
設されるビット線間の結合が大幅に減少出来るので、記
憶情報の検出感度の低下や誤動作を生ずることのない高
密度高集積化された半導体記憶装置の製造が可能になる
。
第１図はスタソクトキャパシタ構造を有するオープンビ
ット線方式のｒ）−ＲＡＭにおける本発明の一実施例の
平面図ｆａｌ、Ａ−Ａ断面図（ｂｌ及びＢ〜Ｂ断面図（
Ｃ）、 第２図は同従来構造の平面図ｆａ１．Ａ−Ａ断面図山）
及びＢ回出断面図（Ｃ１、 第３図は同従来構造の模式回路図、 第４図＋ａｌ、 ｆｂｌは従来構造における読出し動作
時の電位変動図、 第５図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第６図ｔａｇ、 ｆｂｌは従来構造において総てのビッ
ト線から同一情報が読み出される場合の電位変動図で、 第７図ｆａｔ、 （ｂ）は同じく１ビツト差で逆情報が
読み出される場合の電位変動図である。 図において、 １は半導体基板、２は分離絶縁膜、 ３はソース拡散領域、４はドレイン拡散領域、５はゲー
ト絶縁膜、６ａ、６ｂ、６ｃはワード線、７は第１の層
間絶縁膜、 ８ａ、８ｂ、８ｃはよりなる第１のキャパシタ電極、９
は誘電体膜、１０は第２のキャパシタ電極、１１は第２
のキャパシタ電極に形成された窓部、１２は第２の層間
絶縁膜、 １３ａはソース領域とビット線を接続するコンタクト窓
、 １３ｂは第１のキャパシタ電極とドレイン領域を接続す
るコンタクト窓、 ＋４ｃ、 １４ｂ、 １４ｃ はビット線、１５はカバ
ー絶縁膜、１６は第３の層間絶縁膜、１７はアルミニウ
ム層等よりなる固定電位電極層、ｅは電気力線、を示す
。 第５ 閃 ： ： ■ ！ １ 茶６図 ゛ｌ″ｒｅｃＬ必
ット線方式のｒ）−ＲＡＭにおける本発明の一実施例の
平面図ｆａｌ、Ａ−Ａ断面図（ｂｌ及びＢ〜Ｂ断面図（
Ｃ）、 第２図は同従来構造の平面図ｆａ１．Ａ−Ａ断面図山）
及びＢ回出断面図（Ｃ１、 第３図は同従来構造の模式回路図、 第４図＋ａｌ、 ｆｂｌは従来構造における読出し動作
時の電位変動図、 第５図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第６図ｔａｇ、 ｆｂｌは従来構造において総てのビッ
ト線から同一情報が読み出される場合の電位変動図で、 第７図ｆａｔ、 （ｂ）は同じく１ビツト差で逆情報が
読み出される場合の電位変動図である。 図において、 １は半導体基板、２は分離絶縁膜、 ３はソース拡散領域、４はドレイン拡散領域、５はゲー
ト絶縁膜、６ａ、６ｂ、６ｃはワード線、７は第１の層
間絶縁膜、 ８ａ、８ｂ、８ｃはよりなる第１のキャパシタ電極、９
は誘電体膜、１０は第２のキャパシタ電極、１１は第２
のキャパシタ電極に形成された窓部、１２は第２の層間
絶縁膜、 １３ａはソース領域とビット線を接続するコンタクト窓
、 １３ｂは第１のキャパシタ電極とドレイン領域を接続す
るコンタクト窓、 ＋４ｃ、 １４ｂ、 １４ｃ はビット線、１５はカバ
ー絶縁膜、１６は第３の層間絶縁膜、１７はアルミニウ
ム層等よりなる固定電位電極層、ｅは電気力線、を示す
。 第５ 閃 ： ： ■ ！ １ 茶６図 ゛ｌ″ｒｅｃＬ必
Claims (1)
- 並んで配設される複数のビット線の上部に、該複数のビ
ット線上を覆い且つ一電位に接続された、一体構造の導
電体層が設けられてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6114746A true JPS6114746A (ja) | 1986-01-22 |
| JPH0640574B2 JPH0640574B2 (ja) | 1994-05-25 |
Family
ID=15151697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135437A Expired - Lifetime JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640574B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473964A (ja) * | 1990-07-16 | 1992-03-09 | Sony Corp | 半導体メモリ装置の製造方法 |
| JPH078257U (ja) * | 1993-07-08 | 1995-02-03 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49118382A (ja) * | 1973-01-02 | 1974-11-12 | ||
| JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
-
1984
- 1984-06-29 JP JP59135437A patent/JPH0640574B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49118382A (ja) * | 1973-01-02 | 1974-11-12 | ||
| JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473964A (ja) * | 1990-07-16 | 1992-03-09 | Sony Corp | 半導体メモリ装置の製造方法 |
| JPH078257U (ja) * | 1993-07-08 | 1995-02-03 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640574B2 (ja) | 1994-05-25 |
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