JPS6114746A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6114746A JPS6114746A JP59135437A JP13543784A JPS6114746A JP S6114746 A JPS6114746 A JP S6114746A JP 59135437 A JP59135437 A JP 59135437A JP 13543784 A JP13543784 A JP 13543784A JP S6114746 A JPS6114746 A JP S6114746A
- Authority
- JP
- Japan
- Prior art keywords
- bit lines
- bit
- wirings
- potential
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 abstract description 21
- 230000008878 coupling Effects 0.000 abstract description 18
- 238000010168 coupling process Methods 0.000 abstract description 18
- 238000005859 coupling reaction Methods 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 239000011229 interlayer Substances 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100155952 Escherichia coli (strain K12) uvrD gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003864 performance function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にビット線間の結合
を減少せしめる構造を備えた半導体記憶装置に関する。
を減少せしめる構造を備えた半導体記憶装置に関する。
半導体記憶装置において、高密度高集積化が進み且つ動
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
作速度が向上するに伴って、配線間の容量結合による性
能の低下や誤動作が問題になってきている。
特に情報がキャパシタに蓄積されるダイナミック型の随
時書込み読出し可能な半導体記憶装置(D−RAM)で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のD
−RAMにおいて、高密度高集積化を図り該D−RAM
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
時書込み読出し可能な半導体記憶装置(D−RAM)で
あって、情報読出しの際に用いられるビット線対がセン
スアンプの左右に接続されるオープンビット線方式のD
−RAMにおいて、高密度高集積化を図り該D−RAM
を大規模化する手段としてスタックドキャパシタ構造が
用いられるが、かかる構造においては平行に並んで配設
されるビット線の間隔が非常に狭くなり、増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)が誤動
作を生じ易くなり、ビット線間の結合を減少させる手段
の開発が要望されている。
第2図は、高集積度を得るためにスタックドキャパシタ
構造を用いているオーブンピント線方式のD−RAMの
従来構造を示す平面図+al、A−A断面図fbl及び
+3−B断面図fclである。
構造を用いているオーブンピント線方式のD−RAMの
従来構造を示す平面図+al、A−A断面図fbl及び
+3−B断面図fclである。
図中、1は半導体基板、2は分離絶縁膜、3はソース拡
散領域、4はドレイン拡散領域、5はゲート絶縁膜、6
a、6b、6cは一層目の多結晶シリコン層(PA)よ
りなるワード線、7は第1の眉間絶縁膜、8a、8b、
8cは二層目の多結晶シリコンfit(PB)よりなる
第1のキャパシタ電極、9は誘電体膜、10は三層目の
多結晶シリコン層(PC)よりなる第2のキャパシタ電
極、11は第2のキャパシタ電極に形成された窓部、1
2は第2の眉間絶縁膜、13aはソース領域とビット線
を接続するコンタクト窓、13bは第1のキャパシタ電
極とドレイン拡散領域を接続するコンタクト窓、14a
、 14b、 14cはアルミニウムよりなるビット線
、15はカバー絶縁膜を示している。
散領域、4はドレイン拡散領域、5はゲート絶縁膜、6
a、6b、6cは一層目の多結晶シリコン層(PA)よ
りなるワード線、7は第1の眉間絶縁膜、8a、8b、
8cは二層目の多結晶シリコンfit(PB)よりなる
第1のキャパシタ電極、9は誘電体膜、10は三層目の
多結晶シリコン層(PC)よりなる第2のキャパシタ電
極、11は第2のキャパシタ電極に形成された窓部、1
2は第2の眉間絶縁膜、13aはソース領域とビット線
を接続するコンタクト窓、13bは第1のキャパシタ電
極とドレイン拡散領域を接続するコンタクト窓、14a
、 14b、 14cはアルミニウムよりなるビット線
、15はカバー絶縁膜を示している。
このような従来構造においては、集積度が高まりビット
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)の性能
低下や誤動作の問題を生ずる。
線間隔が狭まった際には、前述したように増大するビッ
ト線間の結合容量によって該記憶装置(メモリ)の性能
低下や誤動作の問題を生ずる。
以下その理由を、第3図〜第7図を用いて説明する。
第3図は上記スタックドキャパシタ構造を有するオープ
ンビット線方式のD−RAMの回路図を示したものであ
る。
ンビット線方式のD−RAMの回路図を示したものであ
る。
このように該オープンビット線方式のD−RAMにおい
ては、センスアンプSA、SAIの左右にBLi、BL
i −BLz、BLz 、BLi、Bl−+等複数のビ
ット線BL、BLの対が平行に並んで接続されており、
該ビット綿とマトリクス状に交差するWL、WL、#複
数のワード線との交点にはそれぞれトランジスタTrと
キャパシタCよりなる1トランジスタ・1キヤパシタ構
造のメモリセルMCが接続されてなっている。
ては、センスアンプSA、SAIの左右にBLi、BL
i −BLz、BLz 、BLi、Bl−+等複数のビ
ット線BL、BLの対が平行に並んで接続されており、
該ビット綿とマトリクス状に交差するWL、WL、#複
数のワード線との交点にはそれぞれトランジスタTrと
キャパシタCよりなる1トランジスタ・1キヤパシタ構
造のメモリセルMCが接続されてなっている。
上記構造においては、読出しに際して僅かの電圧しかビ
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
ット線に現れないので、通常ビット線を電気的に左右対
称に、即ちパターン的にもレイアウト的にも左右対称に
形成することによって、所望のセルをアクセスした際、
当該セルに蓄積されていた僅かな電荷によって、当該ビ
ット線に対のビット線に比べて極僅かの差電圧を生ぜし
め、該差電圧をセンスアンプで増幅することによってメ
モリ情報の読出しがなされる。
次に読出し動作を、第4図に示す電位変動図及び第3図
の模式回路図によって、更に詳しく説明する。
の模式回路図によって、更に詳しく説明する。
なお第4図において、ta+は“O″リード場合、fb
lは“1”リードの場合をそれぞれ表しており、“0”
リードの場合はセルにV33電位が、“1”リードの場
合はセルにVCC電位がそれぞれ貯えられている。
lは“1”リードの場合をそれぞれ表しており、“0”
リードの場合はセルにV33電位が、“1”リードの場
合はセルにVCC電位がそれぞれ貯えられている。
読出しに際しては、セルを呼び出すのに先立って、ビッ
ト線BL及びBLをVCCとVSSの電位差の1/2の
電圧にチャージアップしてフローティング状態にしてか
ら、ワード線WLをハイ(high)に上げて所望のセ
ル列が呼び出される。
ト線BL及びBLをVCCとVSSの電位差の1/2の
電圧にチャージアップしてフローティング状態にしてか
ら、ワード線WLをハイ(high)に上げて所望のセ
ル列が呼び出される。
そして例えばビット線BLlによって選ばれたセルMC
IのキャパシタC,にVia電位の情報が貯えられてい
た場合は、第4図(alに示す“0”リードの場合の電
位変動図のように、1/2 Vcc電圧にあったビット
線BL1からV。電位にあるキャパシタC+に電荷が流
れ込んで、ビット線BL+の電位がΔVILだけ僅かに
低下する。
IのキャパシタC,にVia電位の情報が貯えられてい
た場合は、第4図(alに示す“0”リードの場合の電
位変動図のように、1/2 Vcc電圧にあったビット
線BL1からV。電位にあるキャパシタC+に電荷が流
れ込んで、ビット線BL+の電位がΔVILだけ僅かに
低下する。
又ビット線BLiによって選ばれたセルMCIのキャパ
シタC8に■。、電位の情報が貯えられていた場合は、
第4回申)に示す“1′リードの場合の電位変動図のよ
うに、1/2Vcc電圧にあったビット線BL、に、V
CC電位で情報が貯えられていたキャパシタC1から電
荷が流れ込んで、該ビット線の電位がΔVll+、たけ
僅かに上昇する。
シタC8に■。、電位の情報が貯えられていた場合は、
第4回申)に示す“1′リードの場合の電位変動図のよ
うに、1/2Vcc電圧にあったビット線BL、に、V
CC電位で情報が貯えられていたキャパシタC1から電
荷が流れ込んで、該ビット線の電位がΔVll+、たけ
僅かに上昇する。
そしてこれらの電位の変化Δ■1がセンスアンプによっ
て対のピント線BLIの変化しない電位と比較増幅され
て10”もしくは“1”の情報として読み出される。
て対のピント線BLIの変化しない電位と比較増幅され
て10”もしくは“1”の情報として読み出される。
この電位の変化は下記第1式の如くなる。
ΔVIL−(1/2)VCCCs
/(CIL+C8) ・・・・・(1)ここで、Cs
はセルキャパシタ(Ci )の容量、CIILはビット
線(BLi >の容量である。
はセルキャパシタ(Ci )の容量、CIILはビット
線(BLi >の容量である。
実際の場合CBLは第5図の模式回路図に示すように、
該ビット線の下部に配設されている電極配線や拡散層等
の固定電極に対するCa1l という結合容量と、隣接
して平行に走っている複数のビット線に対して持つ大き
な結合容量C□2の二つに分けられる。
該ビット線の下部に配設されている電極配線や拡散層等
の固定電極に対するCa1l という結合容量と、隣接
して平行に走っている複数のビット線に対して持つ大き
な結合容量C□2の二つに分けられる。
このような状態においてΔVIILが読出しに際してど
のようになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからC
at□即ち他のビット線に対する容量は見えなくなり、
第6図(al、 (b)の電位変動図のように“0”リ
ードの場合も“1”リードの場合もΔVIL’の振幅は
大きくとれるので特に問題はない。
のようになるかが問題であるが、 総てのセルから同じ情報が読出される場合には、総ての
ビット線の電位が同じように変化するわけであるからC
at□即ち他のビット線に対する容量は見えなくなり、
第6図(al、 (b)の電位変動図のように“0”リ
ードの場合も“1”リードの場合もΔVIL’の振幅は
大きくとれるので特に問題はない。
この状態を表したのが下記第2式である。
ΔV++t ’ = (1/2) VccCs/ (C
gt+ + Cs ) ・・・・(2)然しなから
1ビツトのみが逆情報になった場合即ちビット線BLI
が“l”情報で他のビット線が総て“0”情報である場
合は第7図talの電位変動図に示すように、又ビット
線BLiが“0”情報で他のビット線が総て“1″情報
である場合は第7図[b)の電位変動図に示すように、
それぞれ隣接するビット線との結合によりキャパシタC
3或いはピント線BLIに蓄積されていた電萄が消費さ
れるので差電圧Δ■llL#の振幅は非常に小さくなり
、時には情報の逆転という問題を生ずる。
gt+ + Cs ) ・・・・(2)然しなから
1ビツトのみが逆情報になった場合即ちビット線BLI
が“l”情報で他のビット線が総て“0”情報である場
合は第7図talの電位変動図に示すように、又ビット
線BLiが“0”情報で他のビット線が総て“1″情報
である場合は第7図[b)の電位変動図に示すように、
それぞれ隣接するビット線との結合によりキャパシタC
3或いはピント線BLIに蓄積されていた電萄が消費さ
れるので差電圧Δ■llL#の振幅は非常に小さくなり
、時には情報の逆転という問題を生ずる。
この状態を表したのが、下記第3式である。
ΔVat’ −((1/2) VccCs/ (Cgt
+ + Cl112 + Cs ) )−〔ΔVIIL
’ CBLI / (CBLI +C++tz + CS) )−(
(1/2) VccCs / (CB+−十CIL□ 十C5))x (1−CB
LI / (C++t+ +Cs) )・ ・ ・(
3) ここで、 ΔV++t’ −(1/2)VccCs/ (C++t
+ +C5)D−RA Mにおいてセルキャパシタの
容1csは非常に小さいので、上記の式はビット線とビ
ット線下部の固定電極との間の結合容量cet+に比べ
てビット線間の結合容量CIL!が大きくなった際には
、Δ■1″がマイナスになって情報が反転することがあ
り得ることを示している。
+ + Cl112 + Cs ) )−〔ΔVIIL
’ CBLI / (CBLI +C++tz + CS) )−(
(1/2) VccCs / (CB+−十CIL□ 十C5))x (1−CB
LI / (C++t+ +Cs) )・ ・ ・(
3) ここで、 ΔV++t’ −(1/2)VccCs/ (C++t
+ +C5)D−RA Mにおいてセルキャパシタの
容1csは非常に小さいので、上記の式はビット線とビ
ット線下部の固定電極との間の結合容量cet+に比べ
てビット線間の結合容量CIL!が大きくなった際には
、Δ■1″がマイナスになって情報が反転することがあ
り得ることを示している。
以上の説明した理由により、従来構造を有するオープン
ビット線方式のD−RAMにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
ビット線方式のD−RAMにおいては、高集積化された
際ビット線相互間の結合容量が大幅に増大し、情報検出
感度の低下や誤動作の問題を生じていた。
上記問題点は、並んで配設される複数のビット線の上部
に、該複数のビット線上を覆い且つ一電位に接続された
、一体構造の導電体層が設けられる本発明による半導体
記憶装置によって解決される。
に、該複数のビット線上を覆い且つ一電位に接続された
、一体構造の導電体層が設けられる本発明による半導体
記憶装置によって解決される。
即ち本発明の半導体記憶装置においては、並んで配設さ
れるビット線の上部に該ビット線に接近させて、−電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
れるビット線の上部に該ビット線に接近させて、−電位
に接続された一体構造の固定電位電極層を設け、ビット
線間を結合せしめている電気力線の大部分を該固定電位
電極層に吸収させることによってビット線間の結合容量
を減少せしめるものであり、これによって高集積化され
た半導体記憶装置における情報検出感度の低下や誤動作
の問題が防止される。
以下本発明を、図に示す実施例により具体的に説明する
。
。
第1図はスタックドキャパシタ構造を有するオープンビ
ット線方式のD−RAMにおける本発明の一実施例の平
面図(al、A−A断面図fbl及びB−B断面図(C
)である。
ット線方式のD−RAMにおける本発明の一実施例の平
面図(al、A−A断面図fbl及びB−B断面図(C
)である。
図において、1は半導体基板、2は分離絶縁膜、3はソ
ース拡散領域、4はドレイン拡散領域、5はゲート絶縁
膜、6a、6b、6cは一層目の多結晶シリコン層(P
A)よりなるワード線、7は第1の眉間絶縁膜、3a、
8b、8cは二層目の多結晶シリコン層(PB)よりな
る第1のキャパシタ電極、9は誘電体膜、10は三層目
の多結晶シリコン層<pc>よりなる第2のキャパシタ
電極、11は第2のキャパシタ電極に形成された窓部、
12は第2の眉間絶縁膜、13aはソース領域とビット
線を接続するコンタクト窓、13bは第1のキャパシタ
電極とドレイン領域を接続するコンタクト窓、14a、
14b、 14cはアルミニウムよりなるビット線、
15はカバー絶縁膜、16は第3の層間絶縁膜、17は
アルミニウム層等よりなる固定電位電極層を示す。
ース拡散領域、4はドレイン拡散領域、5はゲート絶縁
膜、6a、6b、6cは一層目の多結晶シリコン層(P
A)よりなるワード線、7は第1の眉間絶縁膜、3a、
8b、8cは二層目の多結晶シリコン層(PB)よりな
る第1のキャパシタ電極、9は誘電体膜、10は三層目
の多結晶シリコン層<pc>よりなる第2のキャパシタ
電極、11は第2のキャパシタ電極に形成された窓部、
12は第2の眉間絶縁膜、13aはソース領域とビット
線を接続するコンタクト窓、13bは第1のキャパシタ
電極とドレイン領域を接続するコンタクト窓、14a、
14b、 14cはアルミニウムよりなるビット線、
15はカバー絶縁膜、16は第3の層間絶縁膜、17は
アルミニウム層等よりなる固定電位電極層を示す。
図のように本発明の構造においては、ビット線14a、
14b、 14c等以下を従来と同様に形成し、該ビ
ット線14a、 +4b、 +4c等の上部に第3の眉
間絶縁膜16を介して、例えばアルミニウム(Ai’)
等の導電体層よりなり、図中に模式的に示すように例え
ばVSS電位に接続された固定電極層17が配設される
。
14b、 14c等以下を従来と同様に形成し、該ビ
ット線14a、 +4b、 +4c等の上部に第3の眉
間絶縁膜16を介して、例えばアルミニウム(Ai’)
等の導電体層よりなり、図中に模式的に示すように例え
ばVSS電位に接続された固定電極層17が配設される
。
ここで第3の層間絶縁膜16の厚さは、ビット線間隔の
数分の一程度、即ち1μm程度が適切である。
数分の一程度、即ち1μm程度が適切である。
又固定電極層17は電流を流さないので、2000〜3
000 人程度の厚さが有れば充分である。
000 人程度の厚さが有れば充分である。
このような構造にすることにより同図(C1に示すよう
に、ビット線14a、 14b、 14c等から生ずる
電気力線eは隣接するビット線間の一部を除いてその殆
ど大部分が固定電極N17に吸収されるので、ビット線
相互間の結合が大幅に減少し、ビット線間の結合による
情報検出感度の低下や誤動作が防止される。
に、ビット線14a、 14b、 14c等から生ずる
電気力線eは隣接するビット線間の一部を除いてその殆
ど大部分が固定電極N17に吸収されるので、ビット線
相互間の結合が大幅に減少し、ビット線間の結合による
情報検出感度の低下や誤動作が防止される。
なお本発明は、以−■−の説明に用いたスタック1′キ
ヤパシタ構造を有するオープンビット線方式のD−RA
M以外の半導体記憶装置にも勿論適用される。
ヤパシタ構造を有するオープンビット線方式のD−RA
M以外の半導体記憶装置にも勿論適用される。
以」−説明したように本発明によれば、平行に並んで配
設されるビット線間の結合が大幅に減少出来るので、記
憶情報の検出感度の低下や誤動作を生ずることのない高
密度高集積化された半導体記憶装置の製造が可能になる
。
設されるビット線間の結合が大幅に減少出来るので、記
憶情報の検出感度の低下や誤動作を生ずることのない高
密度高集積化された半導体記憶装置の製造が可能になる
。
第1図はスタソクトキャパシタ構造を有するオープンビ
ット線方式のr)−RAMにおける本発明の一実施例の
平面図fal、A−A断面図(bl及びB〜B断面図(
C)、 第2図は同従来構造の平面図fa1.A−A断面図山)
及びB回出断面図(C1、 第3図は同従来構造の模式回路図、 第4図+al、 fblは従来構造における読出し動作
時の電位変動図、 第5図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第6図tag、 fblは従来構造において総てのビッ
ト線から同一情報が読み出される場合の電位変動図で、 第7図fat、 (b)は同じく1ビツト差で逆情報が
読み出される場合の電位変動図である。 図において、 1は半導体基板、2は分離絶縁膜、 3はソース拡散領域、4はドレイン拡散領域、5はゲー
ト絶縁膜、6a、6b、6cはワード線、7は第1の層
間絶縁膜、 8a、8b、8cはよりなる第1のキャパシタ電極、9
は誘電体膜、10は第2のキャパシタ電極、11は第2
のキャパシタ電極に形成された窓部、12は第2の層間
絶縁膜、 13aはソース領域とビット線を接続するコンタクト窓
、 13bは第1のキャパシタ電極とドレイン領域を接続す
るコンタクト窓、 +4c、 14b、 14c はビット線、15はカバ
ー絶縁膜、16は第3の層間絶縁膜、17はアルミニウ
ム層等よりなる固定電位電極層、eは電気力線、を示す
。 第5 閃 : : ■ ! 1 茶6図 ゛l″recL必
ット線方式のr)−RAMにおける本発明の一実施例の
平面図fal、A−A断面図(bl及びB〜B断面図(
C)、 第2図は同従来構造の平面図fa1.A−A断面図山)
及びB回出断面図(C1、 第3図は同従来構造の模式回路図、 第4図+al、 fblは従来構造における読出し動作
時の電位変動図、 第5図は従来構造におけるビット線間の結合状態を示す
模式回路図、 第6図tag、 fblは従来構造において総てのビッ
ト線から同一情報が読み出される場合の電位変動図で、 第7図fat、 (b)は同じく1ビツト差で逆情報が
読み出される場合の電位変動図である。 図において、 1は半導体基板、2は分離絶縁膜、 3はソース拡散領域、4はドレイン拡散領域、5はゲー
ト絶縁膜、6a、6b、6cはワード線、7は第1の層
間絶縁膜、 8a、8b、8cはよりなる第1のキャパシタ電極、9
は誘電体膜、10は第2のキャパシタ電極、11は第2
のキャパシタ電極に形成された窓部、12は第2の層間
絶縁膜、 13aはソース領域とビット線を接続するコンタクト窓
、 13bは第1のキャパシタ電極とドレイン領域を接続す
るコンタクト窓、 +4c、 14b、 14c はビット線、15はカバ
ー絶縁膜、16は第3の層間絶縁膜、17はアルミニウ
ム層等よりなる固定電位電極層、eは電気力線、を示す
。 第5 閃 : : ■ ! 1 茶6図 ゛l″recL必
Claims (1)
- 並んで配設される複数のビット線の上部に、該複数のビ
ット線上を覆い且つ一電位に接続された、一体構造の導
電体層が設けられてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135437A JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6114746A true JPS6114746A (ja) | 1986-01-22 |
JPH0640574B2 JPH0640574B2 (ja) | 1994-05-25 |
Family
ID=15151697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59135437A Expired - Lifetime JPH0640574B2 (ja) | 1984-06-29 | 1984-06-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0640574B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0473964A (ja) * | 1990-07-16 | 1992-03-09 | Sony Corp | 半導体メモリ装置の製造方法 |
JPH078257U (ja) * | 1993-07-08 | 1995-02-03 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49118382A (ja) * | 1973-01-02 | 1974-11-12 | ||
JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
-
1984
- 1984-06-29 JP JP59135437A patent/JPH0640574B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49118382A (ja) * | 1973-01-02 | 1974-11-12 | ||
JPS54992A (en) * | 1977-06-06 | 1979-01-06 | Mitsubishi Electric Corp | Integrated circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0473964A (ja) * | 1990-07-16 | 1992-03-09 | Sony Corp | 半導体メモリ装置の製造方法 |
JPH078257U (ja) * | 1993-07-08 | 1995-02-03 | サラヤ株式会社 | 容器の蓋部に取り付けられるキャップ |
Also Published As
Publication number | Publication date |
---|---|
JPH0640574B2 (ja) | 1994-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2528719B2 (ja) | 半導体記憶装置 | |
US4476547A (en) | DRAM with interleaved folded bit lines | |
US7609538B1 (en) | Logic process DRAM | |
US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
US20010028592A1 (en) | Semiconductor memory | |
EP0167281B1 (en) | Semiconductor memory device | |
JP3397499B2 (ja) | 半導体記憶装置 | |
Inoue et al. | A 16Mb DRAM with an open bit-line architecture | |
JPS60206161A (ja) | 半導体集積回路 | |
US6680859B1 (en) | Logic process DRAM | |
JPH0666442B2 (ja) | 半導体メモリ装置 | |
US6630704B2 (en) | Semiconductor device | |
JPH06105548B2 (ja) | ダイナミツク形半導体記憶装置 | |
JPS6114746A (ja) | 半導体記憶装置 | |
JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
JP3557051B2 (ja) | 半導体記憶装置 | |
US6947324B1 (en) | Logic process DRAM | |
JPH06104401A (ja) | 半導体メモリ装置 | |
JP3601960B2 (ja) | ダイナミック型半導体記憶装置 | |
JPS63155493A (ja) | ダイナミックランダムアクセスメモリアレイ | |
JPH0521742A (ja) | 半導体メモリ | |
JP3556383B2 (ja) | 半導体記憶装置 | |
JPH02146769A (ja) | 配線構造を有する半導体記憶装置 | |
JPS62150765A (ja) | 半導体記憶装置 | |
JPH04324676A (ja) | 半導体記憶装置 |