JPH0473964A - 半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置特にＤＲＡＭ　（ダイナミッ
ク・ランダム・アクセス・メモリ）に係わる。

〔発明の概要］ 本発明は、複数のビット線が平行配列されて成り、これ
らビット線間の静電誘導防止のためのシールド導電層が
形成されて成る半導体メモリ装置において、この複数の
ビット線の平行配列面上に絶縁層を介してシールド導電
層が被着形成され、シールド導電層に複数のビット線を
横切る方向に、多数の開口が穿設することにより、ビッ
ト線とシールド導電層との間の浮遊容量に基づく応答性
の低下を回避して特性の向上をはかる。

他の本発明は、複数種の電極が層間絶縁層を介して積層
されて成る半導体メモリ装置において、少なくとも一部
の層間絶縁層に、不活性ガスのイオン注入による微細空
洞部が形成されて成ることにより、実効的誘電率の低下
従って浮遊容量の低減化をはかって、上述したと同様に
特性の向上をはかる。

また他の本発明は、複数種の電極が層間絶縁層を介して
積層されて成る半導体メモリ装置において、少な（とも
一部の層間絶縁層が、この層間絶縁層の凹凸被着面に対
し追従性が低い層として形成され、凹凸被着面の凹部内
の層間絶縁層に、微細空洞部が生ずるようにされたこと
により、実効的誘電率の低下従って浮遊容量の低減化を
はかつて、上述したと同様に特性の向上をはかる。

〔従来の技術］ 半導体メモリ装置のＤＲＡＭは、スイッチング・トラン
ジスタを構成するＭＯＳ　（絶縁ゲート型電界効果トラ
ンジスタ）と容量とより成るメモリセルが配列されて成
る。

近年、半導体メモリ装置の大メモリ容量化がはかられ、
これに伴ってメモリセル面積の縮小化が益々要求されて
いる。例えば１６Ｍピッｌ−ＤＲＡＭや６４ＭビットＤ
ＲＡＭを実現するためには、１メモリセル当たりの面積
を４μｆｆ＋２以下とする必要がある。この様な極めて
小さい面積内で各メモリセルを構成する場合、各ビット
線間の電気容量等の、所要の部分以外の電気容量、いわ
ゆる浮遊容量を可能な限り低減化させることが望まれて
いる。

このような浮遊容量の発生を回避するために、ビット線
上にＡＩや低比抵抗多結晶半導体層等より成るシールド
導電層が被着した半導体メモリ装置の一例の路線的拡大
断面図を第６図に示す。

この例においては、キャパシタ電極が積層されて構成さ
れて成るいわゆるスタックド・キャパシタ型ＤＲＡ？Ｉ
を示し、例えばＳｉ単結晶等の第１導電型例えばｐ型頭
域より成る基体（１）上に例えば熱酸化等により厚いＳ
ｉＯ□層より成る素子分離層（２）いわゆるＬＯＧＯＳ
を形成し、さらに熱酸化等によって薄膜ＳｉＯ２等より
成るゲート絶縁層（３）を形成する。そして低比抵抗多
結晶Ｓｔ等より成るゲート電極（４）が所要のパターン
にパターニングされて、このゲート電極（４）と素子分
離層（２）とをマスクとして低濃度に第２導電型例えば
ｎ型のＡｓ等の不純物を注入して低濃度ソース／ドレイ
ン領域（５）を形成し、更に全面的に絶縁層（６）を被
着してサイドウオール（６Ｓ）を形成する。その後フォ
トリソグラフィ等の適用により低濃度ソース／ドレイン
領域（５）上に開口（７）を穿設して、この開口（７）
を通じて、またサイドウオール（６Ｓ）及びゲート電極
（４）等をマスクとして、Ｐ等のｎ型不純物を注入して
、第１及び第２のソース／ドレイン領域（７＾）及び（
７Ｂ）を形成する。そして開口（７）内を埋め込むよう
に例えば低比抵抗多結晶Ｓｉ層を被着して後これを所要
のパターンにパタニングしてキャパシタ電極（８）を形
成し、さらに誘電体層（９）を全面的に被着し、さらに
この上に低比抵抗多結晶Ｓｉ層等を全面的に被着した後
所要のパターンにパターニングして対向電極（１０）を
形成する。その後例えばＡｓドープの低融点ガラス等よ
り成る絶縁層（１１）を全面約４こ被着形成して、第２
のソース／ドレイン領域（７Ｂ）上にビットコンタクト
窓（１２）を穿設し、この窓（１２）内を埋め込むよう
に例えばＡＩをスパッタリング等により被着するか或い
は低比抵抗多結晶Ｓｔ層をＣＶＤ　（化学的気相成長）
法等により形成した後、所要のパターンにパターニング
してビット線（１３）を形成する。

このビット線（１３）は、その上面図を第７図中破線で
示すように、例えばストライプ状のパターンにパターニ
ングされる。このとき、上述したように、■メモリ素子
の微細化に伴ってビ・スト線（１３）間の距離も縮小化
されるため、これらビ・スト線（１３）間に生じる静電
誘導が問題となる。

このため、第６図及び第７図に示すようにビ・スト線（
１３）上にＳｉＯ□等の絶縁層（１４）を介して、シー
ルド導電層（１５）を設けることにより、ビ・ノド線（
１３）間に生じる静電容量を吸収させる構造が採られて
いる。

しかしながら、このようなシールド導電層（１５）は全
面的に形成されているため、ビット線（１３）とこのシ
ールド導電層（１５）との間の電気容量が大となり、ビ
ット線（１３）の高速性が劣化して応答性の低下を招き
、特性の劣化を招来する。

また、上述のシールド導電層（１５）に限らずピントＩ
ＩＡ（１３）とゲート電極（４）即ちワード線との間の
容量や、また基体（１）とこれらビット線（１３）及び
ゲートを極（４）との間の容量をも小とすることが望ま
れている。しかしながら、層間絶縁層として用いられる
例えばＳｉＮでは比誘電率が７．０、Ｓｉｎ、や不純物
ドープＳｉＯ□等では比誘電率が３．９程度と比較的大
であり、このため層間絶縁層としては充分な静電誘導の
防止を行うことができず、特性の劣化を招いていた。

〔発明が解決しようとする課題〕

本発明による半導体メモリ装置は、上述したような浮遊
容量の低減化をはかって、高速性即ちｔ等の特性の向上
をはかる。

〔課題を解決するための手段〕

本発明による半導体メモリ装置の各側の路線的拡大上面
図及び断面図を第１図〜第４図に示す。

本発明は、第１図、第２図の上面図に示すように、複数
のビット線（１３）が平行配列されて成り、これらピッ
ｌ−Ｍ　（１３）間の静電誘導防止のためのシールド導
電層（１５）が形成されて成る半導体メモリ装置（３０
）において、この複数のビット線（１３）の平行配列面
上に絶縁層（１４）を介してシールド導電層（１５）が
被着形成され、シールド導電層（１５）に複数のビット
線（１３）を横切る方向に、多数の開口（１６）を穿設
する。

他の本発明は、第３図にその断面図を示すように、複数
種の電極（１７）が層間絶縁層（１８）を介して積層さ
れて成る半導体メモリ装置（３０）において、少なくと
も一部の層間絶縁層（１８）に、不活性ガスのイオン注
入による微細空洞部（１９）が形成されて成る。

また他の本発明は、第４図にその断面図を示すように、
複数種の電極（１７）が層間絶縁層（１８）を介して積
層されて成る半導体メモリ装置（３０）において、少な
くとも一部の層間絶縁層（１８）が、この層間絶縁層（
１Ｂ）の被着面（２０）の凹凸に対し追従性が低い即ち
ガバレージが低い層として形成され、凹凸被着面の凹部
（２０Ａ）内の層間絶縁層（１８）に、微細空洞部（１
９）が生ずるようにする。

〔作用］ 上述したように、本発明による半導体メモリ装置は、第
１図及び第２図に示すように、そのシールド導電層（１
５）が平行配列されたビット線（１３）に対して横切る
方向に、例えばストライプ状やメツシュ状にパターニン
グされるため、これの下のビット線（１３）と対向する
面積が減少する。従ってこのビット線（Ｉ３）とシール
ド導電層（１５）との間の電気容量を低減化することが
でき、ビット線（１３）の静電誘導を減少させて応答性
の向上をはかって動作速度の高速化等の特性の向上をは
かることができる。

他の本発明による半導体メモリ装置は、第３図に示すよ
うに、例えばＮ２゛やＨｅ”等の不活性ガスをイオン注
入して微細空洞部（１９）を形成するものであるが、こ
の空洞部（１９）は、その比誘電率がＳｉＮやＳｉＯ□
等よりも小であるため、実質的な層間絶縁層（１８）の
比誘電率を低めることができ、半導体メモリ装置（３０
）内の浮遊容量を従来に比して小とすることができる。

また他の本発明による半導体メモリ装置は、第４図に示
すように、例えば絶縁層（１１）上にポリサイド等より
成る電極（１７）が形成されて、凹凸面を有する凹凸被
着面（２０）が構成され、これに対して例えば５ｉＯｚ
等の絶縁層を被着して層間絶縁層（１８）を形成する際
に、例えば常圧ＣＶＤ法やスパッタリング等によって被
着形成することにより、その凹凸被着面（２０）に対す
る追従性を低めることができることから、第５図にその
製造過程の一例の断面図を示すように、電極（１７）の
肩部（１７Ｓ）上においてオーバーハング（１８Ａ）を
生じさせること＋＜でき、これにより、各隣り合う電極
（１７）間の凹部（２ＯＡ）内の層間絶縁層（１８）に
、微細空洞部（Ｉ９）を生じさせることができる。

従って、この微細空洞部（１９）の存在によって、実質
的に層間絶縁層（１８）の比誘電率が小となり、このた
め半導体メモリ装置（３０）の浮遊容量を低減化するこ
とができる。

〔実施例〕

以下、本発明による半導体メモリ装置（３０）の各側を
第１図〜第５図を参照して詳細に説明する。

実施例１ 第１図において、破線図示のビット線（１３）は例えば
第６図に示すＤＲＡＭ等の半導体メモリ装置におけるス
トライプ状の配線層で、低比抵抗多結晶ＳｉやＡＩ等よ
り成り、この場合第１図中横方向に延長するように、Ｃ
ＶＤ又はスパッタリング等により形成されて成る。そし
てこのビット！　（１３）上に全面的にＳｉＯ□等の絶
縁層（１４）が被着され、この絶縁層（１４）上に、ビ
ット線（１３）と同材料層より成る導電層を被着形成す
る。

そして、例えばビット線（１３）の延長方向と直交する
方向に延長するストライプ状にパターニングして、開口
（１６）を有するシールド導電層（１５）が形成される
。

このような構成により、ビット線（１３）とシールド導
電層（１５）との間の電気容量が低減化され、ビット線
（１３）の応答性の向上をはかって、動作速度が改善さ
れた半導体メモリ装置（３０）を得る。

実施例２ この例では、実施例１で述べた例と同様に、ストライプ
状に延長形成されたビット線（１３）上に、全面的にＳ
ｉＯ□等より成る絶縁層（１４）を被着した後ビット線
（１３）と同材料より成る導電層が全面的に被着され、
その後第２図に示すように、例えばビット線（１３）上
に選択的に開口（１６）を穿設してメツシュ状にパター
ニングすることにより、シールド導電層（１５）が形成
される。

このような構成により、ビット線（１３）とシールド導
電層（１５）との間の電気容量が低減化され、ビット線
（１３）の応答性の向上をはかって、動作速度が改善さ
れた半導体メモリ装置（３０）を得る。

実施例３ この例では、第６図に示すようなりＲＡＭ等の半導体メ
モリ装置（３０）において、例えば絶縁層（１１）上に
ビット線等の、複数種の例えば低比抵抗多結晶Ｓｉより
成る電極（１７）が形成され、この電極（１７）を全面
的に覆うようにＳｉＯ□、不純物ドープのＳｉＯ□やＳ
ｉＮ等より成る層間絶縁層（Ｉ８）が形成されて成る。

そしてこの層間絶縁層（１８）上からＮ、”、　Ｈｅ＋
等の不活性ガスをイオン注入する。このとき、不活性ガ
スのドーズ量を１０′４〜１０”ｃｓ＋−”程度以上と
すると、層間絶縁層（１８）内に溶けきらないガス分子
が気泡となって層間絶縁層（１８）内に留まり、微細空
洞部（１９）を形成する。

また、このときドーズ量を上述の値以下の低濃度として
も、例えば８００〜１０００°Ｃ程度のアニールを行う
ことによって、不活性ガス分子が気泡となって、この層
間絶縁層（１８）内に微細空洞部（１９）を生せしめる
ことができる。

このような構成とすることにより、層間絶縁層（１８）
の比誘電率を低減化することができ、半導体メモリ装置
（３０）の浮遊容量を低減化することができる。

実施例４ この例においても、第６図に示すようなりＲＡＭ等の半
導体メモリ装置（３０）において、例えば絶縁層（１１
）上に例えばポリサイドより成るビット線等の複数種の
電極（Ｉ７）が形成され、この電極（１７）を全面的に
覆うように５ｉＯｔ等より成る層間絶縁層（１８）が形
成される。

このとき、層間絶縁層（１８）を、常圧ＣＶＤ法やスパ
ッタリング等によって形成することにより、凹凸被着面
（２０）に対し追従性を低めることができ、第５図の工
程図に示すように、電極の肩部（１７Ｓ）上にオーバー
ハング（１８４）を住ぜしめることができる。

また、上述の電極（１７）の形成に当って、例えばポリ
サイドを全面的に形成し、これの上に薄いＳｉＯ□等を
被着して、このＳｉＯ□層をパターニングしてこれをマ
スクとしてポリサイドをパターニングに際してそのパタ
ーニングを等方性エツチングにより行うことによって、
電極（１７）上にひさしく２２）を形成することができ
る。このように、ひさしく２２）を形成する場合は、よ
り電極肩部（１７Ｓ）上にオーバーハング（１８Ａ）が
生じやすくなる。

そしてこの後更にオーバーハング（１８Ａ）上に渡って
層間絶縁層（１８）の被着を行うことにより、第４図に
示すように、凹凸被着面（２０）の凹部（２０Ａ）内に
微細空洞部（１９）を有する層間絶縁層（１８）を形成
することができ、これによって層間絶縁層（１８）の実
質的な比誘電率を小とすることができる。

また必要に応じて、更に所要温度下のアニールを行って
層間絶縁層（１８）の再溶融を行う場合は、この微細空
洞部（１９）が丸みを帯びた形状となり、更に比誘電率
の低減化をはかることができる。

尚、上述した実施例３及び４においては、半導体メモリ
装置（３０）における絶縁層（１１）上にビット線（１
３）即ち電極（１７）が形成され、これの上に層間絶縁
層（１８）を形成する場合を示したが、その他基体（１
）上にゲート電極（４）が形成され、これを覆うように
層間絶縁層（１８）を形成する場合等、種々の場合に適
用することができる。

〔発明の効果〕

上述したように、本発明による半導体メモリ装置（３０
）は、第１図及び第２図に示すように、そのシールド導
電層（１５）が平行配列されたビット線（１３）に対し
て横切る、例えばストライプ状やメツシュ状にパターニ
ングされるため、これの下のビット線（１３）と対向す
る面積が減少するため、このビット線（１３）とシール
ド導電層（１５）との間の電気容量を低減化することが
でき、ビット線（１３）の静電誘導を減少させ、動作速
度の高速化等の特性の向上をはかることができる。

他の本発明による半導体メモリ装置は、第３図に示すよ
うに、例えばＮ、”、　Ｈｅ”等の不活性ガスをイオン
注入して微細空洞部（１９）を形成するものであるが、
この空洞部（１９）内は、その比誘電率がＳｉＮやＳｉ
Ｏ２等よりも小であるため、実質的な層間絶縁層（１８
）の比誘電率を低めることができ、半導体メモリ装置（
３０）内の浮遊容量を従来に比して小とすることかでき
る。

また他の本発明による半導体メモリ装置は、第４図に示
すように、例えば絶縁層（１１）上にポリサイド等より
成る電極（１７）が形成されて凹凸面を有する被着面（
２０）に対し、層間絶縁層（１８）の追従性が低めるこ
とにより、電極（１７）の肩部（１７Ｓ）上においてオ
ーバーハング（１８Ａ）を生じさせ、各隣り合う電極（
１７）間の凹部（２０Ａ）上向に微細空洞部（１９）が
生ずるようにすることができ、この空洞部（１９）の存
在によって、実質的に層間絶縁層（１８）の比誘電率を
小として、半導体メモリ装置（３０）の浮遊容量を低減
化することができる。

【図面の簡単な説明】

第１図及び第２図は本発明による半導体メモリ装置の各
偶の路線的上面図、第３図は他の本発明による半導体メ
モリ装置の一例の路線的断面図、第４図は他の本発明に
よる半導体メモリ装置の一例の路線的断面図、第５図は
第４図に示す半導体メモリ装置の製造過程を示す断面図
、第６図は半導体メモリ装置の一例の路線的断面図、第
７図は従来の半導体メモリ装置の路線的上面図である。 （１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（５）は低濃度ソース／ド
レイン領域、（６）は絶縁層、（６Ｓ）はサイドウオー
ル、（７）は開口、（７Ａ）及び（７Ｂ）は第１及び第
２のソース／ドレイン領域、（８）はキャパシタ電極、
（９）は誘電体層、（１０）は対向電極、（１１）は絶
縁層、（１２）はビットコンタクト窓、（１３）はビッ
ト線、（１４）は絶縁層、（１５）はシールド導電層、
（１６）は開口、（１７）は電極、（１７Ｓ）は肩部、
（１８）は層間絶縁層、（１９）は微細空洞部、（２０
）は凹凸被着面、（２ＯＡ）は凹部、（２２）はひさし
である。

Claims (1)

1. 【特許請求の範囲】 １、複数のビット線が平行配列されて成り、これらビッ
   ト線間の静電誘導防止のためのシールド導電層が形成さ
   れて成る半導体メモリ装置において、 上記複数のビット線の平行配列面上に絶縁層を介して上
   記シールド導電層が被着形成され、該シールド導電層に
   上記複数のビット線を横切る方向に、多数の開口が穿設
   されて成ることを特徴とする半導体メモリ装置。 ２、複数種の電極が層間絶縁層を介して積層されて成る
   半導体メモリ装置において、 少なくとも上記一部の層間絶縁層に、不活性ガスのイオ
   ン注入による微細空洞部が形成されて成ること を特徴とする半導体メモリ装置。 ３、複数種の電極が層間絶縁層を介して積層されて成る
   半導体メモリ装置において、 少なくとも上記一部の層間絶縁層が、該層間絶縁層の凹
   凸被着面に対し追従性が低い層として形成され、上記凹
   凸被着面の凹部内の上記層間絶縁層に、微細空洞部が生
   ずるようにされたこと を特徴とする半導体メモリ装置。