JP3398693B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3398693B2 JP3398693B2 JP23765099A JP23765099A JP3398693B2 JP 3398693 B2 JP3398693 B2 JP 3398693B2 JP 23765099 A JP23765099 A JP 23765099A JP 23765099 A JP23765099 A JP 23765099A JP 3398693 B2 JP3398693 B2 JP 3398693B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、配線層間の雑音を防止し、読み出し及び書き
込み速度の高速化を図った半導体記憶装置に関する。
し、特に、配線層間の雑音を防止し、読み出し及び書き
込み速度の高速化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】ＳＲＡＭ（static random access memor
y）等の半導体記憶装置には、寄生容量として、基板上
の配線と基板との間の基板容量、ＲＡＭマクロ配線とそ
のマクロ上通過配線との間等の層間に発生する層間容
量、及び、配線と配線との間の配線間に発生する側面容
量等があり、基板容量及び層間容量は、側面容量に比べ
て極めて大きい。
y）等の半導体記憶装置には、寄生容量として、基板上
の配線と基板との間の基板容量、ＲＡＭマクロ配線とそ
のマクロ上通過配線との間等の層間に発生する層間容
量、及び、配線と配線との間の配線間に発生する側面容
量等があり、基板容量及び層間容量は、側面容量に比べ
て極めて大きい。
【０００３】近時、デバイスの微細化が進むにつれ、側
面容量の概念が変わりつつある。即ち、微細化が進むに
つれて、配線の面積成分が小さくなったため配線の面積
に比例する層間容量も小さくなり、寄生容量のうち側面
容量の占める割合が増加してきている。
面容量の概念が変わりつつある。即ち、微細化が進むに
つれて、配線の面積成分が小さくなったため配線の面積
に比例する層間容量も小さくなり、寄生容量のうち側面
容量の占める割合が増加してきている。
【０００４】従来、このような側面容量等、所要部分以
外の電気容量である浮遊容量については、トランジスタ
サイズ及び配置配線の最適化等によって考慮されてい
る。
外の電気容量である浮遊容量については、トランジスタ
サイズ及び配置配線の最適化等によって考慮されてい
る。
【０００５】例えば、特許第２７５１５９１号公報にお
いては、ＤＲＡＭ（dynamic randomaccess memory）の
浮遊容量を低減し、応答性等の特性の向上を図った半導
体メモリ装置の製造方法が開示されている（従来例
１）。図９及び図１０は従来例１に記載の半導体メモリ
装置を示す上面図である。図９に示すように、半導体基
板（図示せず）の上に、ＣＶＤ又はスパッタリング等に
より低比抵抗多結晶Ｓｉ又はアルミニウム等からなるビ
ット線１０１が平行に配列して形成され、その上層に層
間絶縁膜１０２が形成されている。層間絶縁膜１０２に
は、ドーズ量１０14乃至１０15ｃｍ-2程度以上のＮ2+又
はＨｅ+等の不活性ガスをイオン注入することにより、
これらのガス分子が層間絶縁膜１０２の内部に溶けきら
ずに気泡となって層間絶縁膜１０２の内部に留まり、複
数個の微細空洞部が形成されている。この層間絶縁膜１
０２の上には、ビット線１０１に直交する方向にストラ
イプ状の開口１０３を有するシールド導電層１０４が形
成されている。このシールド導電層１０４は、例えばビ
ット線と同一材料の多結晶Ｓｉ等から形成される（１／
２）ＶＤＤ（電源）層である。このシールド導電層はビ
ット線間に生じる静電誘導を吸収する。
いては、ＤＲＡＭ（dynamic randomaccess memory）の
浮遊容量を低減し、応答性等の特性の向上を図った半導
体メモリ装置の製造方法が開示されている（従来例
１）。図９及び図１０は従来例１に記載の半導体メモリ
装置を示す上面図である。図９に示すように、半導体基
板（図示せず）の上に、ＣＶＤ又はスパッタリング等に
より低比抵抗多結晶Ｓｉ又はアルミニウム等からなるビ
ット線１０１が平行に配列して形成され、その上層に層
間絶縁膜１０２が形成されている。層間絶縁膜１０２に
は、ドーズ量１０14乃至１０15ｃｍ-2程度以上のＮ2+又
はＨｅ+等の不活性ガスをイオン注入することにより、
これらのガス分子が層間絶縁膜１０２の内部に溶けきら
ずに気泡となって層間絶縁膜１０２の内部に留まり、複
数個の微細空洞部が形成されている。この層間絶縁膜１
０２の上には、ビット線１０１に直交する方向にストラ
イプ状の開口１０３を有するシールド導電層１０４が形
成されている。このシールド導電層１０４は、例えばビ
ット線と同一材料の多結晶Ｓｉ等から形成される（１／
２）ＶＤＤ（電源）層である。このシールド導電層はビ
ット線間に生じる静電誘導を吸収する。
【０００６】また、図１０は、上述の如く、微細空洞部
を有する層間絶縁膜１０２を形成した後、その上に導電
層を形成し、更に開口１０５を形成してメッシュ状のパ
ターンを有するシールド導電層１０６を形成したもので
ある。
を有する層間絶縁膜１０２を形成した後、その上に導電
層を形成し、更に開口１０５を形成してメッシュ状のパ
ターンを有するシールド導電層１０６を形成したもので
ある。
【０００７】このように、層間絶縁膜内部に複数個の微
細空洞部を形成することにより、ビット線とシールド導
電層との間における絶縁層の比誘電率を実質的に小さく
することができると共に、シールド導電層に開口を設け
ることによりビット線と重なるシールド導電層の面積を
小さくすることができる。これによりビット線とシール
ド導電層との電気容量を低減することができる。
細空洞部を形成することにより、ビット線とシールド導
電層との間における絶縁層の比誘電率を実質的に小さく
することができると共に、シールド導電層に開口を設け
ることによりビット線と重なるシールド導電層の面積を
小さくすることができる。これによりビット線とシール
ド導電層との電気容量を低減することができる。
【０００８】また、高集積化のために配線間距離と共に
配線層間距離が縮小化されたＳＲＡＭにおいては、ＲＡ
Ｍ上を通過する配線による雑音がＲＡＭ内部の配線の誤
動作につながることを防ぐため、これらの配線層間にシ
ールド層を設けているものがある（従来例２）。
配線層間距離が縮小化されたＳＲＡＭにおいては、ＲＡ
Ｍ上を通過する配線による雑音がＲＡＭ内部の配線の誤
動作につながることを防ぐため、これらの配線層間にシ
ールド層を設けているものがある（従来例２）。
【０００９】図１１は従来例２のＳＲＡＭを示す斜視図
である。図１１に示すように、ＲＡＭマクロ配線１とそ
の上方であって、ＲＡＭマクロを通過するマクロ上通過
配線３との間にはＡｌベタ層からなるシールド層１１が
形成されている。ＲＡＭマクロ配線１とマクロ上通過配
線３とは、ＲＡＭの誤動作の原因となるため、互いの動
作によって干渉してはならない。従って、このようにＲ
ＡＭマクロ全面にシールド層１１を設けることにより、
ＲＡＭ内部のＲＡＭマクロ配線がＲＡＭマクロ上通過配
線３による雑音の影響を受けることを防止し、ＲＡＭの
誤動作を防ぐことができる。
である。図１１に示すように、ＲＡＭマクロ配線１とそ
の上方であって、ＲＡＭマクロを通過するマクロ上通過
配線３との間にはＡｌベタ層からなるシールド層１１が
形成されている。ＲＡＭマクロ配線１とマクロ上通過配
線３とは、ＲＡＭの誤動作の原因となるため、互いの動
作によって干渉してはならない。従って、このようにＲ
ＡＭマクロ全面にシールド層１１を設けることにより、
ＲＡＭ内部のＲＡＭマクロ配線がＲＡＭマクロ上通過配
線３による雑音の影響を受けることを防止し、ＲＡＭの
誤動作を防ぐことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来例
１のシールド層は、ビット線間に伸びる電気力線をシー
ルド層に逃がしてビット線間に生じる静電容量を吸収す
るが、配線層間において生じる雑音については考慮され
ていない。また、配線の微細化により配線の面積が縮小
化され、配線層に生じる層間容量は減少してはいるが、
それでもまだ層間容量の中で大きな割合を占める。従来
例１では、シールド層に開口を設けてシールド層とビッ
ト線とが重なるの面積を縮小させ、その面積の大きさに
比例するビット線とシールド層との層間容量の低減を図
っているが、ビット線とシールド導電層以外の層との寄
生容量は低減できないという問題点がある。
１のシールド層は、ビット線間に伸びる電気力線をシー
ルド層に逃がしてビット線間に生じる静電容量を吸収す
るが、配線層間において生じる雑音については考慮され
ていない。また、配線の微細化により配線の面積が縮小
化され、配線層に生じる層間容量は減少してはいるが、
それでもまだ層間容量の中で大きな割合を占める。従来
例１では、シールド層に開口を設けてシールド層とビッ
ト線とが重なるの面積を縮小させ、その面積の大きさに
比例するビット線とシールド層との層間容量の低減を図
っているが、ビット線とシールド導電層以外の層との寄
生容量は低減できないという問題点がある。
【００１１】また、従来例２のシールド層は、ＲＡＭマ
クロ配線とシールド層との間に生じる層間容量が極めて
大きいという問題点がある。
クロ配線とシールド層との間に生じる層間容量が極めて
大きいという問題点がある。
【００１２】このように、配線には種々の寄生容量が生
じ、微細化された配線においてもマクロ配線と基板との
間に生じる容量及びマクロ配線層と他の層との間に生じ
る層間容量は配線間に生じる配線間容量に比べて大きな
割合を占めている。しかし、配線間に生じる配線間容量
は従来よりトランジスタサイズ又は配線配置の最適化等
により低減が図られているが、層間容量については従来
十分な対策がとられていなかった。層間容量を低減でき
れば半導体装置の高層化により、限られた規格の中で半
導体装置の高集積化が可能となり、極めて有益である
が、従来、この層間容量が半導体装置の高集積化を阻む
要因になっている。
じ、微細化された配線においてもマクロ配線と基板との
間に生じる容量及びマクロ配線層と他の層との間に生じ
る層間容量は配線間に生じる配線間容量に比べて大きな
割合を占めている。しかし、配線間に生じる配線間容量
は従来よりトランジスタサイズ又は配線配置の最適化等
により低減が図られているが、層間容量については従来
十分な対策がとられていなかった。層間容量を低減でき
れば半導体装置の高層化により、限られた規格の中で半
導体装置の高集積化が可能となり、極めて有益である
が、従来、この層間容量が半導体装置の高集積化を阻む
要因になっている。
【００１３】本発明はかかる問題に鑑みてなされたもの
であって、マクロ上の通過配線からマクロ配線への雑音
の影響を回避しつつ、マクロ配線に生じる寄生容量を低
減させることができ、高速応答性の半導体記憶装置を提
供することを目的とする。
であって、マクロ上の通過配線からマクロ配線への雑音
の影響を回避しつつ、マクロ配線に生じる寄生容量を低
減させることができ、高速応答性の半導体記憶装置を提
供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、ＲＡＭマクロ内部に設けられたＲＡＭマクロ配線と
前記ＲＡＭマクロ上に設けられた通過配線との間に、前
記ＲＡＭマクロ配線と直交する方向に延び夫々Ｗ 1 の間
隔をおいて相互に平行に配置された複数の導電層からな
るシールド層を有し、前記ＲＡＭマクロ配線と前記シー
ルド層との間の層間容量と、前記ＲＡＭマクロ配線と前
記通過配線との間の層間容量とが等しくなるときの前記
複数の導電層の夫々の間隔をＰ1とするとき、前記Ｗ 1 は
前記Ｐ 1 以下であることを特徴とする。
は、ＲＡＭマクロ内部に設けられたＲＡＭマクロ配線と
前記ＲＡＭマクロ上に設けられた通過配線との間に、前
記ＲＡＭマクロ配線と直交する方向に延び夫々Ｗ 1 の間
隔をおいて相互に平行に配置された複数の導電層からな
るシールド層を有し、前記ＲＡＭマクロ配線と前記シー
ルド層との間の層間容量と、前記ＲＡＭマクロ配線と前
記通過配線との間の層間容量とが等しくなるときの前記
複数の導電層の夫々の間隔をＰ1とするとき、前記Ｗ 1 は
前記Ｐ 1 以下であることを特徴とする。
【００１５】本発明に係る他の半導体記憶装置は、ＲＡ
Ｍマクロ内部に設けられたＲＡＭマクロ配線と前記ＲＡ
Ｍマクロ上に設けられた通過配線との間に、複数の開口
が形成されたメッシュ状のシールド層を有し、前記ＲＡ
Ｍマクロ配線の長手方向における前記開口の幅をＷ2 と
し、前記ＲＡＭマクロ配線と前記シールド層との間の層
間容量と、前記ＲＡＭマクロ配線と前記通過配線との間
の層間容量とが等しくなるときの前記開口の幅をＰ2と
するとき、前記開口幅Ｗ2はＰ2以下であることを特徴と
する。
Ｍマクロ内部に設けられたＲＡＭマクロ配線と前記ＲＡ
Ｍマクロ上に設けられた通過配線との間に、複数の開口
が形成されたメッシュ状のシールド層を有し、前記ＲＡ
Ｍマクロ配線の長手方向における前記開口の幅をＷ2 と
し、前記ＲＡＭマクロ配線と前記シールド層との間の層
間容量と、前記ＲＡＭマクロ配線と前記通過配線との間
の層間容量とが等しくなるときの前記開口の幅をＰ2と
するとき、前記開口幅Ｗ2はＰ2以下であることを特徴と
する。
【００１６】本発明においては、ＲＡＭマクロ上の通過
配線とＲＡＭマクロ配線との間に、適長間隔で配置され
た複数の導電層からなるストライプ状のシールド層か、
又はメッシュ状のシールド層を設ける。このシールド層
は、従来のように平板状ではなく、ストライプ状又はメ
ッシュ状であるのでＲＡＭマクロ配線との間に生じる第
１の層間容量はＲＡＭマクロ配線と対向する導体面積が
減少するため低減される。一方、ストライプ状の導電層
間の領域又はメッシュ状のシールド層の開口部において
ＲＡＭマクロ配線とＲＡＭマクロ上の通過配線との間に
第２の層間容量が生じるが、導電層の間隔又は開口幅を
適切に選択すると、前記第２の層間容量の発生分を第１
の層間容量の低減分より少なくすることができ、結局、
ＲＡＭマクロ配線に生じる層間容量を低減することがで
きる。
配線とＲＡＭマクロ配線との間に、適長間隔で配置され
た複数の導電層からなるストライプ状のシールド層か、
又はメッシュ状のシールド層を設ける。このシールド層
は、従来のように平板状ではなく、ストライプ状又はメ
ッシュ状であるのでＲＡＭマクロ配線との間に生じる第
１の層間容量はＲＡＭマクロ配線と対向する導体面積が
減少するため低減される。一方、ストライプ状の導電層
間の領域又はメッシュ状のシールド層の開口部において
ＲＡＭマクロ配線とＲＡＭマクロ上の通過配線との間に
第２の層間容量が生じるが、導電層の間隔又は開口幅を
適切に選択すると、前記第２の層間容量の発生分を第１
の層間容量の低減分より少なくすることができ、結局、
ＲＡＭマクロ配線に生じる層間容量を低減することがで
きる。
【００１７】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は、本発明
の第１の実施例に係る半導体記憶装置（ＳＲＡＭ）を示
す模式図である。
付の図面を参照して具体的に説明する。図１は、本発明
の第１の実施例に係る半導体記憶装置（ＳＲＡＭ）を示
す模式図である。
【００１８】図１に示すように、ＳＲＡＭには、マクロ
内部の配線であるＲＡＭマクロ配線１と、外部配線であ
りマクロ上を通過するマクロ上通過配線３とがあり、Ｒ
ＡＭの誤動作の原因になるため、ＲＡＭマクロ配線１と
マクロ上通過配線３とが、互いの動作によって干渉しな
いように、ＲＡＭマクロ配線１とマクロ上通過配線３と
の間に導電層であるシールド層２が形成されている。シ
ールド層２は、例えばＡｌ等から形成されており、例え
ば、ＧＮＤに接続されている。
内部の配線であるＲＡＭマクロ配線１と、外部配線であ
りマクロ上を通過するマクロ上通過配線３とがあり、Ｒ
ＡＭの誤動作の原因になるため、ＲＡＭマクロ配線１と
マクロ上通過配線３とが、互いの動作によって干渉しな
いように、ＲＡＭマクロ配線１とマクロ上通過配線３と
の間に導電層であるシールド層２が形成されている。シ
ールド層２は、例えばＡｌ等から形成されており、例え
ば、ＧＮＤに接続されている。
【００１９】このように構成されたＳＲＡＭにおいて
は、ＲＡＭマクロ回路の動作により、ＲＡＭマクロ配線
１にはＶＤＤ電位及びＧＮＤ電位が交互に現れる。同様
に、マクロ上通過配線３もその電位がＶＤＤ電位又はＧ
ＮＤ電位に変化する。このように電位が変化する配線
１、３間にシールド層２を設けると、シールド層２は電
位が一定であるために、その上方にあるマクロ上通過配
線３の信号がシールド層２によってシールドされ、シー
ルド層２の下方にあるＲＡＭマクロ配線１に雑音として
影響することが抑制される。従って、マクロ上通過配線
３からの雑音によるＲＡＭマクロ配線１の誤動作を防止
することができる。
は、ＲＡＭマクロ回路の動作により、ＲＡＭマクロ配線
１にはＶＤＤ電位及びＧＮＤ電位が交互に現れる。同様
に、マクロ上通過配線３もその電位がＶＤＤ電位又はＧ
ＮＤ電位に変化する。このように電位が変化する配線
１、３間にシールド層２を設けると、シールド層２は電
位が一定であるために、その上方にあるマクロ上通過配
線３の信号がシールド層２によってシールドされ、シー
ルド層２の下方にあるＲＡＭマクロ配線１に雑音として
影響することが抑制される。従って、マクロ上通過配線
３からの雑音によるＲＡＭマクロ配線１の誤動作を防止
することができる。
【００２０】このＧＮＤシールド層２はＲＡＭマクロ配
線１と直交する方向に延びたストライプ状の複数の導電
層２ａが間隔Ｗ1をおいて相互に平行に配列して形成さ
れている。導電層２ａの幅をＤ1、隣接する導電層２ａ
の間隔をＷ1とする。また、ＲＡＭマクロ配線１の適宜
の長さＬにおいて、ＲＡＭマクロ配線１とシールド層２
との間に生じる層間容量Ｃ1と、ＲＡＭマクロ配線１と
マクロ上通過配線３との間に生じる層間容量Ｃ2とが等
しくなる導電層２ａの間隔をＰ1としたとき、導電層２
ａの間隔Ｗ1はＰ1以下である。これがピッチ最適範囲で
ある。なお、本実施例において、シールド層２はＶＤＤ
に接続されていてもよい。
線１と直交する方向に延びたストライプ状の複数の導電
層２ａが間隔Ｗ1をおいて相互に平行に配列して形成さ
れている。導電層２ａの幅をＤ1、隣接する導電層２ａ
の間隔をＷ1とする。また、ＲＡＭマクロ配線１の適宜
の長さＬにおいて、ＲＡＭマクロ配線１とシールド層２
との間に生じる層間容量Ｃ1と、ＲＡＭマクロ配線１と
マクロ上通過配線３との間に生じる層間容量Ｃ2とが等
しくなる導電層２ａの間隔をＰ1としたとき、導電層２
ａの間隔Ｗ1はＰ1以下である。これがピッチ最適範囲で
ある。なお、本実施例において、シールド層２はＶＤＤ
に接続されていてもよい。
【００２１】このように、マクロ上通過配線３によるＲ
ＡＭマクロ配線１への雑音を防止するためのシールド層
２がストライプ状に形成されていることにより、シール
ド層２が全面に形成されている場合と比較して、ＲＡＭ
マクロ配線１とシールド層２とが重なる面積が減少する
ため、この面積の大きさに比例するＲＡＭマクロ配線１
とシールド層２との間に生じる層間容量Ｃ1を低減する
ことができる。また、シールド層２がストライプ状に形
成されているため、その導電層２ａ間の部分において、
ＲＡＭマクロ配線１とマクロ上通過配線３との間の層間
容量が生じるが、シールド層２を構成する導電層２ａの
間隔Ｗ1をＰ1以下にすることにより、ＲＡＭマクロ配線
１とマクロ上通過配線３との間の配線層間に生じる層間
容量Ｃ2を抑制することができ、マクロ上通過配線３に
より生じるＲＡＭマクロ配線１への雑音を防止すること
ができる。
ＡＭマクロ配線１への雑音を防止するためのシールド層
２がストライプ状に形成されていることにより、シール
ド層２が全面に形成されている場合と比較して、ＲＡＭ
マクロ配線１とシールド層２とが重なる面積が減少する
ため、この面積の大きさに比例するＲＡＭマクロ配線１
とシールド層２との間に生じる層間容量Ｃ1を低減する
ことができる。また、シールド層２がストライプ状に形
成されているため、その導電層２ａ間の部分において、
ＲＡＭマクロ配線１とマクロ上通過配線３との間の層間
容量が生じるが、シールド層２を構成する導電層２ａの
間隔Ｗ1をＰ1以下にすることにより、ＲＡＭマクロ配線
１とマクロ上通過配線３との間の配線層間に生じる層間
容量Ｃ2を抑制することができ、マクロ上通過配線３に
より生じるＲＡＭマクロ配線１への雑音を防止すること
ができる。
【００２２】上述したように、ＲＡＭマクロ回路が動作
するとＲＡＭマクロ配線１とマクロ上通過配線３に与え
られる電圧が変化する。従って、層間容量Ｃ1は、シー
ルド層２がＧＮＤ電位であるとき、ＲＡＭマクロ配線１
に与えられる電位がＶＤＤ電位であるときに生じ、層間
容量Ｃ2は、ＲＡＭマクロ配線１にＶＤＤ電位が与えら
れ、マクロ上通過配線３にＧＮＤ電位が与えられている
ときか又はＲＡＭマクロ配線１にＧＮＤ電位が与えら
れ、マクロ上通過配線３にＶＤＤが与えられていると
き、即ち、両配線間に電位差を有するときに生じる。
するとＲＡＭマクロ配線１とマクロ上通過配線３に与え
られる電圧が変化する。従って、層間容量Ｃ1は、シー
ルド層２がＧＮＤ電位であるとき、ＲＡＭマクロ配線１
に与えられる電位がＶＤＤ電位であるときに生じ、層間
容量Ｃ2は、ＲＡＭマクロ配線１にＶＤＤ電位が与えら
れ、マクロ上通過配線３にＧＮＤ電位が与えられている
ときか又はＲＡＭマクロ配線１にＧＮＤ電位が与えら
れ、マクロ上通過配線３にＶＤＤが与えられていると
き、即ち、両配線間に電位差を有するときに生じる。
【００２３】以下、導電層２ａの間隔Ｗ1の最適範囲が
Ｐ1以下である理由について説明する。図４はＲＡＭマ
クロ配線１に対する寄生容量の関係を示す模式図であ
る。寄生容量はＲＡＭマクロ配線１と基板４との間に生
じる対基板容量Ｃ4、隣接するか又は近傍のＲＡＭマク
ロ配線１の間に生じる側面容量Ｃ5及びＲＡＭマクロ配
線１とマクロ上通過配線３との配線層間に生じる層間容
量Ｃ2等がある。
Ｐ1以下である理由について説明する。図４はＲＡＭマ
クロ配線１に対する寄生容量の関係を示す模式図であ
る。寄生容量はＲＡＭマクロ配線１と基板４との間に生
じる対基板容量Ｃ4、隣接するか又は近傍のＲＡＭマク
ロ配線１の間に生じる側面容量Ｃ5及びＲＡＭマクロ配
線１とマクロ上通過配線３との配線層間に生じる層間容
量Ｃ2等がある。
【００２４】このような寄生容量は隣接する配線間及び
最も近い層間以外にも発生する。図５（ａ）及び（ｂ）
は半導体装置内のＲＡＭマクロ配線１から伸びる電気力
線を示す模式図であり、図５（ａ）は図４のマクロ配線
１に沿う断面における電気力線の態様を示し、図５
（ｂ）は図４の導電層２ａに沿う断面における電気力線
の態様を示すものであり、両断面は直交する。シールド
層２はＧＮＤ電位であり、特定のＲＡＭマクロ配線１に
ＶＤＤ電位が現れ、それ以外のＲＡＭマクロ配線と全て
のマクロ上通過配線３にはＧＮＤ電位が現れているもの
とする。
最も近い層間以外にも発生する。図５（ａ）及び（ｂ）
は半導体装置内のＲＡＭマクロ配線１から伸びる電気力
線を示す模式図であり、図５（ａ）は図４のマクロ配線
１に沿う断面における電気力線の態様を示し、図５
（ｂ）は図４の導電層２ａに沿う断面における電気力線
の態様を示すものであり、両断面は直交する。シールド
層２はＧＮＤ電位であり、特定のＲＡＭマクロ配線１に
ＶＤＤ電位が現れ、それ以外のＲＡＭマクロ配線と全て
のマクロ上通過配線３にはＧＮＤ電位が現れているもの
とする。
【００２５】図５（ａ）に示すように、シールド層２の
導電層２ａに直交する断面においては、ＶＤＤ電位のＲ
ＡＭマクロ配線１から、このＲＡＭマクロ配線１の一側
面に対向する導電層２ａに向けて電気力線５が、また、
ＲＡＭマクロ配線１の一側面に対向する導電層２ａ以外
であって、その近傍の導電層へ回り込む電気力線６が延
びている。また、ＲＡＭマクロ配線１から、導電層２ａ
の脇を抜けてＧＮＤ電位のマクロ上通過配線３に向けて
電気力線８、また、基板へ向けて電気力線１０が延びて
いる。
導電層２ａに直交する断面においては、ＶＤＤ電位のＲ
ＡＭマクロ配線１から、このＲＡＭマクロ配線１の一側
面に対向する導電層２ａに向けて電気力線５が、また、
ＲＡＭマクロ配線１の一側面に対向する導電層２ａ以外
であって、その近傍の導電層へ回り込む電気力線６が延
びている。また、ＲＡＭマクロ配線１から、導電層２ａ
の脇を抜けてＧＮＤ電位のマクロ上通過配線３に向けて
電気力線８、また、基板へ向けて電気力線１０が延びて
いる。
【００２６】また、図５（ｂ）示すシールド層２に沿う
断面においては、ＲＡＭマクロ配線１の一側面に対向す
る導電層２ａへ向けて複数の電気力線７が、また、基板
へ向けて電気力線１０が延びており、隣接するＲＡＭマ
クロ配線１及び隣接する配線以外のＲＡＭマクロ配線１
にも夫々電気力線９ａ、９ｂが延びている。この図５
（ａ）、（ｂ）に示すように、ＲＡＭマクロ配線１から
延びる電気力線は、その上のシールド層２に向かいやす
く、このＲＡＭマクロ配線１とシールド層２の導電層２
ａとの間の電気力線５、７の密度が最も高い。
断面においては、ＲＡＭマクロ配線１の一側面に対向す
る導電層２ａへ向けて複数の電気力線７が、また、基板
へ向けて電気力線１０が延びており、隣接するＲＡＭマ
クロ配線１及び隣接する配線以外のＲＡＭマクロ配線１
にも夫々電気力線９ａ、９ｂが延びている。この図５
（ａ）、（ｂ）に示すように、ＲＡＭマクロ配線１から
延びる電気力線は、その上のシールド層２に向かいやす
く、このＲＡＭマクロ配線１とシールド層２の導電層２
ａとの間の電気力線５、７の密度が最も高い。
【００２７】ＲＡＭマクロ配線１に生じる寄生容量は、
図５に示す電気力線で見ると、周辺層への回り込みの容
量も考慮する必要がある。そして、このような寄生容量
は層同士の重なり合う面積及び層間距離に大きく影響さ
れ、更に、基板間、配線間並びに層間の誘電率にも関係
する。このことにより、ＲＡＭマクロ配線１と基板との
間に生じる対基板容量Ｃ4及び配線間に生じる配線間容
量Ｃ5等より、ＲＡＭマクロ配線１とシールド層２との
間に生じる層間容量Ｃ2の方が大きい。
図５に示す電気力線で見ると、周辺層への回り込みの容
量も考慮する必要がある。そして、このような寄生容量
は層同士の重なり合う面積及び層間距離に大きく影響さ
れ、更に、基板間、配線間並びに層間の誘電率にも関係
する。このことにより、ＲＡＭマクロ配線１と基板との
間に生じる対基板容量Ｃ4及び配線間に生じる配線間容
量Ｃ5等より、ＲＡＭマクロ配線１とシールド層２との
間に生じる層間容量Ｃ2の方が大きい。
【００２８】図２及び図３は、本実施例のＳＲＡＭを示
す図であって、図２は、図１に示すシールド層及びＲＡ
Ｍマクロ配線の重複の様子を示す下面図、図３は、図１
に示すＲＡＭマクロ配線に沿う方向の断面におけるシー
ルド層とＲＡＭマクロ配線との層間容量を示す模式図で
ある。また、図１２及び図１３は従来例２のＳＲＡＭを
示す図であって、図１２は図１１に示すシールド層及び
ＲＡＭマクロ配線の重複の様子を示す下面図、図１３は
図１１に示すＲＡＭマクロ配線に沿う方向の断面におけ
るシールド層とＲＡＭマクロ配線との層間容量を示す模
式図である。図２及び図３並びに図１２及び図１３にお
いて、ＲＡＭマクロ配線１に生じる層間容量をＣ、ＲＡ
Ｍマクロ配線１に生じる単位面積辺りの層間容量を
ＣS、ＲＡＭマクロ配線層１とシールド層２とが重なる
面積の総面積をＳ、ＲＡＭマクロ配線１の配線幅をｄ、
ＲＡＭマクロ配線１にシールド層２が重なる部分の長さ
の総長をＸとすると、下記数式１の関係がある。
す図であって、図２は、図１に示すシールド層及びＲＡ
Ｍマクロ配線の重複の様子を示す下面図、図３は、図１
に示すＲＡＭマクロ配線に沿う方向の断面におけるシー
ルド層とＲＡＭマクロ配線との層間容量を示す模式図で
ある。また、図１２及び図１３は従来例２のＳＲＡＭを
示す図であって、図１２は図１１に示すシールド層及び
ＲＡＭマクロ配線の重複の様子を示す下面図、図１３は
図１１に示すＲＡＭマクロ配線に沿う方向の断面におけ
るシールド層とＲＡＭマクロ配線との層間容量を示す模
式図である。図２及び図３並びに図１２及び図１３にお
いて、ＲＡＭマクロ配線１に生じる層間容量をＣ、ＲＡ
Ｍマクロ配線１に生じる単位面積辺りの層間容量を
ＣS、ＲＡＭマクロ配線層１とシールド層２とが重なる
面積の総面積をＳ、ＲＡＭマクロ配線１の配線幅をｄ、
ＲＡＭマクロ配線１にシールド層２が重なる部分の長さ
の総長をＸとすると、下記数式１の関係がある。
【００２９】
【数１】Ｃ∝ＣS×ｄ×Ｘ＝ＣS×Ｓ
【００３０】なお、図２及び図３に示すシールド層２が
複数の導電層２ａから構成される場合は、ＲＡＭマクロ
配線１と導電層２ａとが重なる面積を夫々Ｓ1、Ｓ2、Ｓ
3、…Ｓｎとし、その総和を総面積Ｓとする。
複数の導電層２ａから構成される場合は、ＲＡＭマクロ
配線１と導電層２ａとが重なる面積を夫々Ｓ1、Ｓ2、Ｓ
3、…Ｓｎとし、その総和を総面積Ｓとする。
【００３１】図１１乃至図１３に示す従来例２のよう
に、ＲＡＭマクロ配線１の上方一面にシールド層１１が
形成されるという構成では、層同士の重なり合う面積Ｓ
はＲＡＭマクロ配線１と同じ面積となる。即ち、配線長
さＬのＲＡＭマクロ配線１において、重なり合う面積Ｓ
はＳ＝ｄ×Ｘ＝ｄ×Ｌとなる。一方、本実施例では、シ
ールド層２はストライプ状であることから、ストライプ
状の導電層間の間隔Ｗ1だけ層同士の重なり合う部分を
総合した長さＸが短くなるため、シールド層２とＲＡＭ
クロ配線１との間で生じる層間容量を低減することがで
きる。
に、ＲＡＭマクロ配線１の上方一面にシールド層１１が
形成されるという構成では、層同士の重なり合う面積Ｓ
はＲＡＭマクロ配線１と同じ面積となる。即ち、配線長
さＬのＲＡＭマクロ配線１において、重なり合う面積Ｓ
はＳ＝ｄ×Ｘ＝ｄ×Ｌとなる。一方、本実施例では、シ
ールド層２はストライプ状であることから、ストライプ
状の導電層間の間隔Ｗ1だけ層同士の重なり合う部分を
総合した長さＸが短くなるため、シールド層２とＲＡＭ
クロ配線１との間で生じる層間容量を低減することがで
きる。
【００３２】上述したように、ＲＡＭマクロ配線１に生
じる寄生容量は、シールド層２との間に生じる層間容量
Ｃ1が最も大きな割合を示すため、その寄生容量をＲＡ
Ｍマクロ配線１とシールド層２との間に生じる層間容量
Ｃ1のみに限定して考えると次のようになる。例えば、
ストライプ状の導電層の幅Ｄ1と間隔Ｗ1とを等間隔にし
てストライプ状のシールド層２を形成すると、重なり合
う面積ＳはＳ＝ｄ×Ｘ＝ｄ×Ｌ／２となり、ＲＡＭマク
ロ配線１とシールド層２との層間容量は１／２に低減さ
れる。
じる寄生容量は、シールド層２との間に生じる層間容量
Ｃ1が最も大きな割合を示すため、その寄生容量をＲＡ
Ｍマクロ配線１とシールド層２との間に生じる層間容量
Ｃ1のみに限定して考えると次のようになる。例えば、
ストライプ状の導電層の幅Ｄ1と間隔Ｗ1とを等間隔にし
てストライプ状のシールド層２を形成すると、重なり合
う面積ＳはＳ＝ｄ×Ｘ＝ｄ×Ｌ／２となり、ＲＡＭマク
ロ配線１とシールド層２との層間容量は１／２に低減さ
れる。
【００３３】図６は仮想のＲＡＭマクロ配線とマクロ上
通過配線間との間の層間容量（Ｃ2）と、シールド層の
ストライプ状の導電層の幅Ｄ1に対する間隔Ｗ1の大きさ
（Ｗ 1／Ｄ1）との関係を示すグラフ図である。図６は図
１に示す半導体装置における層間容量を示し、横軸はス
トライプ状の導電層の間隔Ｗ1の大きさを示し、０の点
は間隔Ｗ1が０、即ち、図１１に示す従来例２の様に、
一面にシールド層が形成されている場合である。また、
縦軸は容量の大きさを示している。図６において、破線
で示すのはＲＡＭマクロ配線１とマクロ上通過配線３と
に生じる層間容量Ｃ2の容量値であり、実線で示すの
は、ＲＡＭマクロ配線１とシールド層２との間の層間容
量Ｃ1の容量値を示している。図１１に示すように、導
電層２ａの間隔が０、即ち、シールド層が一面に形成さ
れているときのＲＡＭマクロ配線１とマクロ上通過配線
３との間の層間容量Ｃ2は０である。
通過配線間との間の層間容量（Ｃ2）と、シールド層の
ストライプ状の導電層の幅Ｄ1に対する間隔Ｗ1の大きさ
（Ｗ 1／Ｄ1）との関係を示すグラフ図である。図６は図
１に示す半導体装置における層間容量を示し、横軸はス
トライプ状の導電層の間隔Ｗ1の大きさを示し、０の点
は間隔Ｗ1が０、即ち、図１１に示す従来例２の様に、
一面にシールド層が形成されている場合である。また、
縦軸は容量の大きさを示している。図６において、破線
で示すのはＲＡＭマクロ配線１とマクロ上通過配線３と
に生じる層間容量Ｃ2の容量値であり、実線で示すの
は、ＲＡＭマクロ配線１とシールド層２との間の層間容
量Ｃ1の容量値を示している。図１１に示すように、導
電層２ａの間隔が０、即ち、シールド層が一面に形成さ
れているときのＲＡＭマクロ配線１とマクロ上通過配線
３との間の層間容量Ｃ2は０である。
【００３４】図６に示すように、ストライプ状の導電層
２ａの間隔Ｗ1が大きくなるに従って、層間容量Ｃ2は増
加する。これは、ＲＡＭマクロ配線１からマクロ上通過
配線３へ、シールド層２の導電層２ａ間を抜ける電気力
線が発生したためである。一方、ＲＡＭマクロ配線１と
シールド層２との間において、ＲＡＭマクロ配線１に重
なるシールド層２の面積Ｓは導電層２ａの間隔Ｗ1×Ｒ
ＡＭマクロ配線幅ｄだけ減少するため、ＲＡＭマクロ配
線１とシールド層２との層間容量Ｃ1は小さくなる。
２ａの間隔Ｗ1が大きくなるに従って、層間容量Ｃ2は増
加する。これは、ＲＡＭマクロ配線１からマクロ上通過
配線３へ、シールド層２の導電層２ａ間を抜ける電気力
線が発生したためである。一方、ＲＡＭマクロ配線１と
シールド層２との間において、ＲＡＭマクロ配線１に重
なるシールド層２の面積Ｓは導電層２ａの間隔Ｗ1×Ｒ
ＡＭマクロ配線幅ｄだけ減少するため、ＲＡＭマクロ配
線１とシールド層２との層間容量Ｃ1は小さくなる。
【００３５】層間容量は、異なる層間に発生し、層同士
の重なり合う面積に比例し、層間距離に反比例する。従
って、ＲＡＭマクロ配線１からシールド層２までの距離
が、マクロ上通過配線３までの距離に比べて短いので、
同じ面積であればＲＡＭマクロ配線１とシールド層２と
の層間容量Ｃ1の方が層間容量Ｃ2より大きい。従って、
ストライプ状の導電層２ａの間隔Ｗ1を広げ、ＲＡＭマ
クロ配線１に重なるシールド層２の面積Ｓを小さくする
ことによる層間容量Ｃ1の減少率は、導電層２ａの間を
抜ける電気力線が増すことによる層間容量Ｃ2の増加率
より大きい。このため、シールド層２の導電層の幅Ｄ1
に対する間隔Ｗ1を広げすぎると、ＲＡＭマクロ配線１
とシールド層２との層間容量Ｃ1は減少するが、マクロ
上通過配線３による雑音がＲＡＭマクロ配線１に影響し
ＲＡＭの誤動作となる。また、ＲＡＭマクロ配線１とシ
ールド層２とが重ならない箇所でＲＡＭマクロ配線１と
マクロ上配線３との層間容量Ｃ2が発生するが、導電層
２ａの間隔Ｗ1を広くするとその層間容量Ｃ2も大きくな
ってしまう。従って、マクロ上通過配線３の雑音を防止
し、ＲＡＭマクロ配線１がマクロ上通過配線３の雑音に
よって誤動作しない範囲で層間容量Ｃ1を低減しつつ、
層間容量Ｃ2を抑制するために、層間容量Ｃ1と層間容量
Ｃ2との容量が等しくなるときの間隔をＰ1としたとき、
導電層の間隔Ｗ 1はＰ1以下とする。また、導電層の間隔
Ｗ1が狭いとＲＡＭマクロ配線１とシールド層２との間
の層間容量Ｃ1が大きくなるため、図６においては、導
電層の間隔Ｗ1は、導電層の幅Ｄ1以上であることが好ま
しく、従ってピッチ最適範囲１２は、導電層の幅Ｄ1の
１乃至１０倍である。
の重なり合う面積に比例し、層間距離に反比例する。従
って、ＲＡＭマクロ配線１からシールド層２までの距離
が、マクロ上通過配線３までの距離に比べて短いので、
同じ面積であればＲＡＭマクロ配線１とシールド層２と
の層間容量Ｃ1の方が層間容量Ｃ2より大きい。従って、
ストライプ状の導電層２ａの間隔Ｗ1を広げ、ＲＡＭマ
クロ配線１に重なるシールド層２の面積Ｓを小さくする
ことによる層間容量Ｃ1の減少率は、導電層２ａの間を
抜ける電気力線が増すことによる層間容量Ｃ2の増加率
より大きい。このため、シールド層２の導電層の幅Ｄ1
に対する間隔Ｗ1を広げすぎると、ＲＡＭマクロ配線１
とシールド層２との層間容量Ｃ1は減少するが、マクロ
上通過配線３による雑音がＲＡＭマクロ配線１に影響し
ＲＡＭの誤動作となる。また、ＲＡＭマクロ配線１とシ
ールド層２とが重ならない箇所でＲＡＭマクロ配線１と
マクロ上配線３との層間容量Ｃ2が発生するが、導電層
２ａの間隔Ｗ1を広くするとその層間容量Ｃ2も大きくな
ってしまう。従って、マクロ上通過配線３の雑音を防止
し、ＲＡＭマクロ配線１がマクロ上通過配線３の雑音に
よって誤動作しない範囲で層間容量Ｃ1を低減しつつ、
層間容量Ｃ2を抑制するために、層間容量Ｃ1と層間容量
Ｃ2との容量が等しくなるときの間隔をＰ1としたとき、
導電層の間隔Ｗ 1はＰ1以下とする。また、導電層の間隔
Ｗ1が狭いとＲＡＭマクロ配線１とシールド層２との間
の層間容量Ｃ1が大きくなるため、図６においては、導
電層の間隔Ｗ1は、導電層の幅Ｄ1以上であることが好ま
しく、従ってピッチ最適範囲１２は、導電層の幅Ｄ1の
１乃至１０倍である。
【００３６】以上の理由により、マクロ上の通過配線の
雑音を抑制するためのシールド層を複数の導電層を相互
に平行に間隔をおいて配置しストライプ状とすれば、マ
クロ上通過配線の雑音がＲＡＭマクロ配線に影響してＲ
ＡＭマクロ回路が誤動作しない範囲でＲＡＭマクロ配線
の層間容量を低減することができる。即ち、ＲＡＭマク
ロ配線とシールド層間の層間容量を低減すると共に、Ｒ
ＡＭマクロ配線とマクロ上通過配線との層間容量を抑制
することができる。
雑音を抑制するためのシールド層を複数の導電層を相互
に平行に間隔をおいて配置しストライプ状とすれば、マ
クロ上通過配線の雑音がＲＡＭマクロ配線に影響してＲ
ＡＭマクロ回路が誤動作しない範囲でＲＡＭマクロ配線
の層間容量を低減することができる。即ち、ＲＡＭマク
ロ配線とシールド層間の層間容量を低減すると共に、Ｒ
ＡＭマクロ配線とマクロ上通過配線との層間容量を抑制
することができる。
【００３７】次に、本発明の第２の実施例について説明
する。図７は本実施例のシールド層を示す模式図であ
る。第１の実施例において、ＲＡＭマクロ配線１とマク
ロ上通過配線３との間にストライプ状のシールド層２が
形成されているが、本実施例は、図７に示すように、メ
ッシュ状のＧＮＤシールド層１４が形成されている。こ
の際、メッシュ状のシールド層１４の開口１５がＲＡＭ
マクロ配線と重なるように配置する。本実施例において
も、第１の実施例と同様、シールド層１４はＧＮＤ電位
又はＶＤＤ電位のいずれでも良く、ＲＡＭマクロ配線及
びマクロ上通過配線にはＶＤＤ電位及びＧＮＤ電位の双
方が現れる。そして、第１の実施例における導電層の間
隔Ｗ1及び導電層の幅Ｄ1と同様に、ＲＡＭマクロ配線１
に沿う方向における開口幅Ｗ2及び開口１５と開口１５
との間隔であるメッシュの幅Ｄ2を以下のように定義す
る。即ち、ＲＡＭマクロ配線１とシールド層１４との層
間容量Ｃ3とＲＡＭマクロ配線とマクロ上通過配線との
層間容量Ｃ2とが等しくなるときの開口幅をＰ2としたと
き、開口幅Ｗ2はＰ2以下とする。
する。図７は本実施例のシールド層を示す模式図であ
る。第１の実施例において、ＲＡＭマクロ配線１とマク
ロ上通過配線３との間にストライプ状のシールド層２が
形成されているが、本実施例は、図７に示すように、メ
ッシュ状のＧＮＤシールド層１４が形成されている。こ
の際、メッシュ状のシールド層１４の開口１５がＲＡＭ
マクロ配線と重なるように配置する。本実施例において
も、第１の実施例と同様、シールド層１４はＧＮＤ電位
又はＶＤＤ電位のいずれでも良く、ＲＡＭマクロ配線及
びマクロ上通過配線にはＶＤＤ電位及びＧＮＤ電位の双
方が現れる。そして、第１の実施例における導電層の間
隔Ｗ1及び導電層の幅Ｄ1と同様に、ＲＡＭマクロ配線１
に沿う方向における開口幅Ｗ2及び開口１５と開口１５
との間隔であるメッシュの幅Ｄ2を以下のように定義す
る。即ち、ＲＡＭマクロ配線１とシールド層１４との層
間容量Ｃ3とＲＡＭマクロ配線とマクロ上通過配線との
層間容量Ｃ2とが等しくなるときの開口幅をＰ2としたと
き、開口幅Ｗ2はＰ2以下とする。
【００３８】このようにメッシュ状のシールド層を構成
することにより、第１の実施例と同様の効果を奏し、配
線層間の雑音を防止できる範囲でシールド層の面積を低
減し、ＲＡＭマクロ配線とマクロ上通過配線との層間容
量を抑制することができる。
することにより、第１の実施例と同様の効果を奏し、配
線層間の雑音を防止できる範囲でシールド層の面積を低
減し、ＲＡＭマクロ配線とマクロ上通過配線との層間容
量を抑制することができる。
【００３９】次に、本発明の第３の実施例について説明
する。図８は本実施例に係るシールド層を示す模式図で
ある。図８に示すように、第１の実施例と同様のストラ
イプ状の導電層からなるシールド層１６がＲＡＭマクロ
配線とマクロ上通過配線との間に形成されている。本実
施例のシールド層１６においては、このシールド層１６
を構成する複数の導電層が交互にＶＤＤ及びＧＮＤに接
続されている。これにより、ＶＤＤ導電層１７及びＧＮ
Ｄ導電層１８が交互に平行に配置されている。そして、
このシールド層１６と半導体基板との間の層間絶縁膜に
コンタクトが形成され、シールド層１６のＶＤＤ導電層
１７及びＧＮＤ導電層１８と半導体基板上のＲＡＭマク
ロセルとが接続されている。これにより、ＶＤＤ導電層
１７及びＧＮＤ導電層１８からＲＡＭセルへＶＤＤ及び
ＧＮＤが与えられる。
する。図８は本実施例に係るシールド層を示す模式図で
ある。図８に示すように、第１の実施例と同様のストラ
イプ状の導電層からなるシールド層１６がＲＡＭマクロ
配線とマクロ上通過配線との間に形成されている。本実
施例のシールド層１６においては、このシールド層１６
を構成する複数の導電層が交互にＶＤＤ及びＧＮＤに接
続されている。これにより、ＶＤＤ導電層１７及びＧＮ
Ｄ導電層１８が交互に平行に配置されている。そして、
このシールド層１６と半導体基板との間の層間絶縁膜に
コンタクトが形成され、シールド層１６のＶＤＤ導電層
１７及びＧＮＤ導電層１８と半導体基板上のＲＡＭマク
ロセルとが接続されている。これにより、ＶＤＤ導電層
１７及びＧＮＤ導電層１８からＲＡＭセルへＶＤＤ及び
ＧＮＤが与えられる。
【００４０】このように構成することにより、ＲＡＭマ
クロ配線に対して導電層をすき間なく形成してシールド
層とするよりも、ストライプ状のシールド層１６として
ＲＡＭマクロ配線１と重なり合う面積を減少することが
でき、マクロ上通過配線の雑音がＲＡＭセルへ影響しな
い範囲で層間容量を低減することができる。更に、シー
ルド層１６からＲＡＭセルへ電源及びＧＮＤを供給する
ことができるため、ＲＡＭのレイアウト面積を縮小する
ことができる。
クロ配線に対して導電層をすき間なく形成してシールド
層とするよりも、ストライプ状のシールド層１６として
ＲＡＭマクロ配線１と重なり合う面積を減少することが
でき、マクロ上通過配線の雑音がＲＡＭセルへ影響しな
い範囲で層間容量を低減することができる。更に、シー
ルド層１６からＲＡＭセルへ電源及びＧＮＤを供給する
ことができるため、ＲＡＭのレイアウト面積を縮小する
ことができる。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
ＲＡＭマクロ配線とマクロ上の通過配線との間にストラ
イプ状又はメッシュ状のシールド層を設けるため、ＲＡ
Ｍマクロ配線と対向するシールド導電層の総面積が減少
するので層間容量が低減される。また、シールド層を構
成する導電層を間隔Ｗ1で配置するか又はシールド層に
間隔Ｗ2の開口を形成し、これらの間隔をＲＡＭマクロ
配線とシールド層との間の層間容量が等しくなるときの
間隔以下に規定することによりＲＡＭマクロ配線がマク
ロ上の通過配線の雑音に影響されない範囲内でＲＡＭマ
クロ配線に生じる層間容量を低減することができる。
ＲＡＭマクロ配線とマクロ上の通過配線との間にストラ
イプ状又はメッシュ状のシールド層を設けるため、ＲＡ
Ｍマクロ配線と対向するシールド導電層の総面積が減少
するので層間容量が低減される。また、シールド層を構
成する導電層を間隔Ｗ1で配置するか又はシールド層に
間隔Ｗ2の開口を形成し、これらの間隔をＲＡＭマクロ
配線とシールド層との間の層間容量が等しくなるときの
間隔以下に規定することによりＲＡＭマクロ配線がマク
ロ上の通過配線の雑音に影響されない範囲内でＲＡＭマ
クロ配線に生じる層間容量を低減することができる。
【００４２】また、ＲＡＭのディジットライン等のマク
ロ配線に生じる寄生容量を低減できるため、ＲＡＭセル
からセンスアンプ及びライトバッファ間の読み出し及び
書き込みスピードを向上させることができ、これによ
り、ＲＡＭマクロのスピードを向上することができる。
ロ配線に生じる寄生容量を低減できるため、ＲＡＭセル
からセンスアンプ及びライトバッファ間の読み出し及び
書き込みスピードを向上させることができ、これによ
り、ＲＡＭマクロのスピードを向上することができる。
【図１】本発明の第１の実施例に係るＳＲＡＭを示す模
式図である。
式図である。
【図２】図１に示すＳＲＡＭのシールド層及びＲＡＭマ
クロ配線の重複の様子を示す下面図である。
クロ配線の重複の様子を示す下面図である。
【図３】図１に示すＳＲＡＭのＲＡＭマクロ配線に沿う
方向の断面におけるシールド層とＲＡＭマクロ配線との
層間容量を示す模式図である。
方向の断面におけるシールド層とＲＡＭマクロ配線との
層間容量を示す模式図である。
【図４】ＲＡＭマクロ配線に対する寄生容量の関係を示
す模式図である。
す模式図である。
【図５】（ａ）及び（ｂ）は半導体装置内のＲＡＭマク
ロ配線１から伸びる電気力線を示す模式図であり、
（ａ）は図４のマクロ配線１に沿う断面における電気力
線の態様を示し、（ｂ）は図４の導電層２ａに沿う断面
における電気力線の態様を示すものである。
ロ配線１から伸びる電気力線を示す模式図であり、
（ａ）は図４のマクロ配線１に沿う断面における電気力
線の態様を示し、（ｂ）は図４の導電層２ａに沿う断面
における電気力線の態様を示すものである。
【図６】仮想のＲＡＭマクロ配線とマクロ上通過配線と
の間の層間容量と、シールド層のストライプ状導電層の
間隔の大きさとの関係を示すグラフ図である。
の間の層間容量と、シールド層のストライプ状導電層の
間隔の大きさとの関係を示すグラフ図である。
【図７】本発明の第２の実施例のシールド層を示す模式
図である。
図である。
【図８】本発明の第３の実施例のシールド層を示す模式
図である。
図である。
【図９】従来例１に記載の半導体メモリ装置を示す上面
図である。
図である。
【図１０】従来例１に記載の半導体メモリ装置を示す上
面図である。
面図である。
【図１１】従来例２のＳＲＡＭを示す斜視図である。
【図１２】図１１に示すＳＲＡＭのシールド層及びＲＡ
Ｍマクロ配線の重複の様子を示す下面図である。
Ｍマクロ配線の重複の様子を示す下面図である。
【図１３】図１１に示すＳＲＡＭのＲＡＭマクロ配線に
沿う方向の断面におけるシールド層とＲＡＭマクロ配線
との層間容量を示す模式図である。
沿う方向の断面におけるシールド層とＲＡＭマクロ配線
との層間容量を示す模式図である。
１；ＲＡＭマクロ配線
２、１１、１４、１６；シールド層
２ａ；導電層
３；マクロ上通過配線
４；基板
６、７、８、９、１０；電気力線の密度
１２；ピッチ最適範囲
１５；開口
１７；ＶＤＤ導電層
１８；ＧＮＤ導電層
Ｃ1、Ｃ2；層間容量
Ｃ4；対基板容量
Ｃ5；側面容量
Ｄ1；導電層の幅
Ｄ2；メッシュの幅
Ｗ1；導電層の間隔
Ｗ2；開口幅
１０１；ビット線
１０２；層間絶縁膜
１０３、１０５；開口
１０４、１０６；シールド導電層
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
H01L 21/3205
H01L 21/82
Claims (6)
- 【請求項１】 ＲＡＭマクロ内部に設けられたＲＡＭマ
クロ配線と前記ＲＡＭマクロ上に設けられた通過配線と
の間に、前記ＲＡＭマクロ配線と直交する方向に延び夫
々Ｗ 1 の間隔をおいて相互に平行に配置された複数の導
電層からなるシールド層を有し、前記ＲＡＭマクロ配線
と前記シールド層との間の層間容量と、前記ＲＡＭマク
ロ配線と前記通過配線との間の層間容量とが等しくなる
ときの前記複数の導電層の夫々の間隔をＰ1とすると
き、前記Ｗ 1 は前記Ｐ 1 以下であることを特徴とする半導
体記憶装置。 - 【請求項２】 ＲＡＭマクロ内部に設けられたＲＡＭマ
クロ配線と前記ＲＡＭマクロ上に設けられた通過配線と
の間に、複数の開口が形成されたメッシュ状のシールド
層を有し、前記ＲＡＭマクロ配線の長手方向における前
記開口の幅をＷ2 とし、前記ＲＡＭマクロ配線と前記シ
ールド層との間の層間容量と、前記ＲＡＭマクロ配線と
前記通過配線との間の層間容量とが等しくなるときの前
記開口の幅をＰ2とするとき、前記開口幅Ｗ2はＰ2以下
であることを特徴とする半導体記憶装置。 - 【請求項３】 前記シールド層は接地に接続されている
ことを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】 前記シールド層は電源に接続されている
ことを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項５】 前記シールド層の複数の導電層は、電源
と接地とに交互に接続されていることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項６】 前記シールド層と半導体基板との間の絶
縁膜に形成されたコンタクトにより前記シールド層の導
電層とＲＡＭセルとが接続されており、これにより前記
コンタクトを介してシールド層から前記ＲＡＭセルへ電
源及び接地が与えられるものであることを特徴とする請
求項５に記載の半導体記憶装置。
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